仅对英特尔可见 — GUID: nik1398706976825
Ixiasoft
2.7.1. PIPE的收发器通道数据通路
2.7.2. 所支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP参数内核设置
2.7.7. PIPE的ATX PLL IP参数内核设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中低延时
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
6.1. 重新配置通道和 PLL 模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多种重配置设置档
6.5. 嵌入重配置流光器
6.6. 仲裁
6.7. 动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP内核指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改 PMA 模拟参数
6.13. 端口和参数
6.14. 在多个IP模块之中动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
仅对英特尔可见 — GUID: nik1398706976825
Ixiasoft
2.9.2.1. 字对齐器手动模式
要使用此模式:
- 将RX word aligner mode设置为Manual (FPGA Fabric controlled)。
- 根据PCS-PMA接口宽度设置RX word aligner pattern length选项。
- 在RX word aligner pattern (hex)域输入一个十六进制的值。
此模式增添了rx_patterndetect和rx_syncstatus。您可以选择Enable rx_std_wa_patternalign port选项来使能rx_std_wa_patternalign。rx_std_wa_patternalign上的一个高电平有效将重新对齐字对齐一次。
注:
- 只要有码型匹配,就置位rx_patterndetect。
- 字对齐器实现同步后,置位rx_syncstatus。
- rx_std_wa_patternalign被置位来重新对齐和重新同步。
- 如果设计中有一个以上通道,那么rx_patterndetect,rx_syncstatus和rx_std_wa_patternalign变成总线, 其中每个比特对应于一个通道。
通过监控rx_parallel_data可以验证此功能。
下面的时序图显示了如何使用这些端口和各种控制和状态信号之间的关系。在顶端的波形中,rx_parallel_data最初不是对齐的。在置位rx_std_wa_patternalign信号后,它对齐了。底部的波形显示了rx_parallel_data已经对齐时的rx_syncstatus信号的行为。
图 130. 当PCS-PMA接口宽度为8比特时的手动模式 tx_parallel_data = 8'hBC,字对齐器码型 = 8'hBC
在手动对齐模式中,通过rx_std_wa_patternalign输入信号或者rx_enapatternalign寄存器手动控制字对齐操作。字对齐操作对rx_enapatternalign是电平敏感的。当字对齐器重新对齐新的字边界时,它就会置位rx_syncstatus信号一个并行时钟周期。
图 131. 当PCS-PMA 接口宽度为10比特时的手动模式 tx_parallel_data = 10'h3BC,字对齐器码型 = 10'h3BC
图 132. 当PCS-PMA接口宽度为16比特时的手动模式 tx_parallel_data = 16'hF3BC,字对齐器码型 = 16'hF3BC
图 133. 当PCS-PMA接口宽度为20比特时的手动模式 tx_parallel_data = 20'hFC3BC,字对齐器码型 = 20'hFC3BC