Intel® Arria® 10收发器PHY用户指南

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ID 683617
日期 11/06/2017
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1. Arria® 10 收发器PHY概述 2. 实现Arria 10收发器中的协议 3. PLL和时钟网络 4. 复位收发器通道 5. Arria 10 收发器 PHY 体系结构 6. 重配置接口和动态重配置 7. 校准 8. 模拟参数设置 9. 当前版本的文档修订历史
1. Arria® 10 收发器PHY概述 x
1.1. 器件收发器的布局 1.2. 收发器 PHY 体系结构概述 1.3. 校准
1.1. 器件收发器的布局 x
1.1.1. Arria® 10 GX器件收发器的布局 1.1.2. Arria® 10 GT器件收发器的布局 1.1.3. Arria® 10 GX和GT器件的封装详情 1.1.4. Arria® 10 SX器件收发器的布局 1.1.5. Arria® 10 SX器件的封装详情
1.2. 收发器 PHY 体系结构概述 x
1.2.1. 收发器 Bank 的体系结构 1.2.2. PHY 层收发器组件 1.2.3. 收发器锁相环 1.2.4. 时钟生成模块 (CGB)
1.2.2. PHY 层收发器组件 x
1.2.2.1. GX 收发器通道 1.2.2.2. GT 收发器通道
1.2.3. 收发器锁相环 x
1.2.3.1. 高级发送 (ATX) PLL 1.2.3.2. 小数分频 PLL (fPLL) 1.2.3.3. 通道 PLL (CMU/CDR PLL)
2. 实现Arria 10收发器中的协议 x
2.1. 收发器设计IP模块 2.2. 收发器设计流程 2.3. Arria® 10 收发器协议和PHY IP支持 2.4. 使用 Arria® 10 收发器Native PHY IP内核 2.5. Interlaken 2.6. Ethernet 2.7. PCI Express* (PIPE) 2.8. CPRI 2.9. 其它协议 2.10. 仿真收发器Native PHY IP内核
2.2. 收发器设计流程 x
2.2.1. 选择和例化PHY IP内核 2.2.2. 配置PHY IP内核 2.2.3. 生成PHY IP内核 2.2.4. 选择PLL IP内核 2.2.5. 配置PLL IP内核 2.2.6. 生成PLL IP内核 2.2.7. 复位控制器 2.2.8. 创建重配置逻辑 2.2.9. 连接PHY IP到PLL IP内核和复位控制器 2.2.10. 连接数据通路 2.2.11. 进行模拟参数设置 2.2.12. 编译设计 2.2.13. 验证设计的功能性
2.4. 使用 Arria® 10 收发器Native PHY IP内核 x
2.4.1. 预置(Preset) 2.4.2. 普通参数和数据通路参数 2.4.3. PMA参数 2.4.4. 增强型PCS参数 2.4.5. 标准PCS参数 2.4.6. PCS Direct 2.4.7. 动态重配置参数 2.4.8. PMA端口 2.4.9. 增强型PCS端口 2.4.10. 标准PCS端口 2.4.11. IP内核文件位置 2.4.12. 未使用的收发器RX通道 2.4.13. 不支持的特性
2.4.9. 增强型PCS端口 x
2.4.9.1. 增强型PCS TX和RX控制端口
2.5. Interlaken x
2.5.1. 元帧格式和成帧层控制字 2.5.2. Interlaken配置时钟和绑定 2.5.3. 如何在Arria 10收发器中实现Interlaken 2.5.4. 设计实例 2.5.5. Interlaken的Native PHY IP参数设置
2.5.2. Interlaken配置时钟和绑定 x
2.5.2.1. xN时钟绑定方案 2.5.2.2. TX多通道绑定和RX多通道去偏斜对齐状态机
2.5.2.2. TX多通道绑定和RX多通道去偏斜对齐状态机 x
2.5.2.2.1. TX FIFO软绑定 2.5.2.2.2. RX多通道FIFO去偏斜状态机
2.6. Ethernet x
2.6.1. 千兆以太网(GbE)和采用IEEE 1588v2的GbE 2.6.2. 10GBASE-R、采用IEEE 1588v2的10GBASE-R和具有FEC的10GBASE-R种类 2.6.3. 10GBASE-KR PHY IP Core 2.6.4. 1-Gigabit/10-Gigabit Ethernet (GbE) PHY IP内核 2.6.5. 1G/2.5G/5G/10G多速率以太网PHY IP内核 2.6.6. XAUI PHY IP内核 2.6.7. 缩略语
2.6.1. 千兆以太网(GbE)和采用IEEE 1588v2的GbE x
2.6.1.1. GbE和采用IEEE 1588v2的GbE的8B/10B编码 2.6.1.2. GbE和采用IEEE 1588v2的GbE的字对齐 2.6.1.3. GbE和采用IEEE 1588v2的GbE的8B/10B解码 2.6.1.4. GbE的速率匹配FIFO 2.6.1.5. 如何在 Arria® 10 收发器中实现GbE和采用IEEE 1588v2的GbE 2.6.1.6. GbE和采用IEEE 1588v2的GbE的Native PHY IP参数设置
2.6.1.1. GbE和采用IEEE 1588v2的GbE的8B/10B编码 x
2.6.1.1.1. GbE和采用IEEE 1588v2的GbE中的8B/10B编码器复位条件
2.6.2. 10GBASE-R、采用IEEE 1588v2的10GBASE-R和具有FEC的10GBASE-R种类 x
2.6.2.1. 10GBASE-R中的XGMII时钟方案 2.6.2.2. 如何在Arria 10收发器中实现10GBASE-R、采用IEEE 1588v2的10GBASE-R和具有FEC的10GBASE-R 2.6.2.3. 10GBASE-R、采用IEEE 1588v2的10GBASE-R和具有FEC的10GBASE-R的Native PHY IP参数设置 2.6.2.4. 10GBASE-R和采用IEEE 1588v2的10GBASE-R收发器配置的Native PHY IP端口
2.6.2.1. 10GBASE-R中的XGMII时钟方案 x
2.6.2.1.1. TX FIFO和RX FIFO
2.6.3. 10GBASE-KR PHY IP Core x
2.6.3.1. 10GBASE-KR PHY版本信息 2.6.3.2. 10GBASE-KR PHY的性能和资源使用情况 2.6.3.3. 10GBASE-KR功能说明 2.6.3.4. 参数化10GBASE-KR PHY 2.6.3.5. 10GBASE-KR PHY接口 2.6.3.6. Avalon-MM寄存器接口 2.6.3.7. 创建10GBASE-KR设计方案 2.6.3.8. 设计示例 2.6.3.9. 仿真支持
2.6.3.4. 参数化10GBASE-KR PHY x
2.6.3.4.1. 常规选项 2.6.3.4.2. 10GBASE-R参数 2.6.3.4.3. 10GBASE-KR自动协商和链路训练参数 2.6.3.4.4. 10GBASE-KR可选参数 2.6.3.4.5. 速度检测参数
2.6.3.5. 10GBASE-KR PHY接口 x
2.6.3.5.1. 时钟和复位接口 2.6.3.5.2. 数据接口 2.6.3.5.3. 到标准SDR XGMII数据的XGMII映射 2.6.3.5.4. 串行数据接口 2.6.3.5.5. 控制和状态接口 2.6.3.5.6. 动态重配置接口
2.6.3.6. Avalon-MM寄存器接口 x
2.6.3.6.1. 10GBASE-KR PHY寄存器定义 2.6.3.6.2. 硬核收发器PHY寄存器 2.6.3.6.3. 増强型PCS寄存器 2.6.3.6.4. PMA寄存器
2.6.4. 1-Gigabit/10-Gigabit Ethernet (GbE) PHY IP内核 x
2.6.4.1. 1G/10GbE PHY发布信息 2.6.4.2. 1G/10GbE PHY的性能和资源使用情况 2.6.4.3. 1G/10GbE PHY功能说明 2.6.4.4. 时钟和复位接口 2.6.4.5. 参数化1G/10GbE PHY 2.6.4.6. 1G/10GbE PHY接口 2.6.4.7. Avalon-MM寄存器接口 2.6.4.8. 创建一个1G/10GbE设计 2.6.4.9. 设计指南 2.6.4.10. 通道布局指南 2.6.4.11. 设计实例 2.6.4.12. 仿真支持 2.6.4.13. TimeQuest时序约束
2.6.4.5. 参数化1G/10GbE PHY x
2.6.4.5.1. 常规选项 2.6.4.5.2. 10GBASE-R参数 2.6.4.5.3. 10M/100M/1Gb Ethernet参数 2.6.4.5.4. 速度检测参数 2.6.4.5.5. PHY模拟参数
2.6.4.6. 1G/10GbE PHY接口 x
2.6.4.6.1. 时钟和复位接口 2.6.4.6.2. 数据接口 2.6.4.6.3. 到标准SDR XGMII数据的XGMII映射 2.6.4.6.4. GMII接口 2.6.4.6.5. 串行数据接口 2.6.4.6.6. 控制和状态接口 2.6.4.6.7. MII 2.6.4.6.8. 动态重配置接口
2.6.4.7. Avalon-MM寄存器接口 x
2.6.4.7.1. 寄存器定义 2.6.4.7.2. 硬核收发器PHY寄存器 2.6.4.7.3. 増强型PCS寄存器 2.6.4.7.4. Arria 10 GMII PCS寄存器 2.6.4.7.5. PMA寄存器 2.6.4.7.6. 速度切换汇总
2.6.5. 1G/2.5G/5G/10G多速率以太网PHY IP内核 x
2.6.5.1. 关于1G/2.5G/5G/10G多速率以太网PHY IP内核 2.6.5.2. 使用IP内核 2.6.5.3. 配置寄存器 2.6.5.4. 接口信号
2.6.5.1. 关于1G/2.5G/5G/10G多速率以太网PHY IP内核 x
2.6.5.1.1. 特性 2.6.5.1.2. 发布信息 2.6.5.1.3. 器件系列支持 2.6.5.1.4. 资源使用
2.6.5.2. 使用IP内核 x
2.6.5.2.1. 参数设置 2.6.5.2.2. 时序约束 2.6.5.2.3. 改变PHY的速度
2.6.5.3. 配置寄存器 x
2.6.5.3.1. 寄存器映射 2.6.5.3.2. 定义：寄存器访问
2.6.5.4. 接口信号 x
2.6.5.4.1. 时钟和复位信号 2.6.5.4.2. 操作模式和速度信号 2.6.5.4.3. GMII信号 2.6.5.4.4. XGMII信号 2.6.5.4.5. 状态信号 2.6.5.4.6. 串行接口信号 2.6.5.4.7. 收发器状态和重配置信号 2.6.5.4.8. Avalon-MM接口信号
2.6.6. XAUI PHY IP内核 x
2.6.6.1. XAUI配置中的收发器数据通道 2.6.6.2. XAUI支持的特性 2.6.6.3. XAUI PHY发布信息 2.6.6.4. XAUI PHY器件系列支持 2.6.6.5. XAUI配置中的收发器时钟和通道布局指南 2.6.6.6. XAUI PHY性能和资源使用情况 2.6.6.7. 参数化XAUI PHY 2.6.6.8. XAUI PHY端口 2.6.6.9. XAUI PHY接口 2.6.6.10. XAUI PHY寄存器接口和寄存器说明 2.6.6.11. XAUI PHY TimeQuest SDC约束
2.6.6.7. 参数化XAUI PHY x
2.6.6.7.1. XAUI PHY常规参数 2.6.6.7.2. XAUI PHY高级选项参数
2.6.6.9. XAUI PHY接口 x
2.6.6.9.1. SDR XGMII TX接口 2.6.6.9.2. SDR XGMII RX接口 2.6.6.9.3. 收发器串行数据接口 2.6.6.9.4. XAUI PHY时钟、复位和断电接口 2.6.6.9.5. XAUI PHY PMA通道控制器接口 2.6.6.9.6. XAUI PHY可选的PMA控制和状态接口
2.7. PCI Express* (PIPE) x
2.7.1. PIPE的收发器通道数据通路 2.7.2. 所支持的PIPE特性 2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL 2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE) 2.7.5. PIPE的Native PHY IP参数设置 2.7.6. PIPE的fPLL IP参数内核设置 2.7.7. PIPE的ATX PLL IP参数内核设置 2.7.8. PIPE的Native PHY IP端口 2.7.9. PIPE的fPLL端口 2.7.10. PIPE的ATX PLL端口 2.7.11. 到TX去加重的预置映射 2.7.12. 如何对PIPE配置布局通道 2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡 2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.7.2. 所支持的PIPE特性 x
2.7.2.1. Gen1/Gen2特性 2.7.2.2. Gen3特性
2.7.2.1. Gen1/Gen2特性 x
2.7.2.1.1. Gen1 (2.5 Gbps)与Gen2 (5 Gbps)之间的动态切换 2.7.2.1.2. 发送器电路空闲生成 2.7.2.1.3. 电源状态管理 2.7.2.1.4. 兼容码型传输支持的8B/10B编码器的使用情况 2.7.2.1.5. 接收器状态 2.7.2.1.6. 接收器检测 2.7.2.1.7. Gen1和Gen2时钟补偿 2.7.2.1.8. PCIe*反向并行环回
2.7.2.2. Gen3特性 x
2.7.2.2.1. 自动速度协商 2.7.2.2.2. 速率切换 2.7.2.2.3. Gen3发送器电路空闲生成 2.7.2.2.4. Gen3时钟补偿 2.7.2.2.5. Gen3电源状态管理 2.7.2.2.6. CDR控制 2.7.2.2.7. 变速器
2.7.12. 如何对PIPE配置布局通道 x
2.7.12.1. 绑定配置中的主通道
2.8. CPRI x
2.8.1. CPRI的收发器通道数据通路和时钟 2.8.2. CPRI支持的特性 2.8.3. CPRI的手动模式下的字对齐器 2.8.4. 如何在 Arria® 10 收发器中实现CPRI 2.8.5. CPRI的Native PHY IP参数设置
2.8.1. CPRI的收发器通道数据通路和时钟 x
2.8.1.1. CPRI的TX PLL选择 2.8.1.2. 自动协商
2.8.2. CPRI支持的特性 x
2.8.2.1. CPRI确定性延迟模式下的字对齐器
2.8.2.1. CPRI确定性延迟模式下的字对齐器 x
2.8.2.1.1. 发送器和接收器延迟
2.9. 其它协议 x
2.9.1. 使用Enhanced PCS的'Basic (Enhanced PCS)'和'Basic with KR FEC' 配置 2.9.2. 使用标准PCS的基本/自定义协议和带有速率匹配配置的基本/自定义协议 2.9.3. 实现Arria 10 GT通道的设计考量 2.9.4. 如何实现PCS Direct收发器配置规则
2.9.1. 使用Enhanced PCS的'Basic (Enhanced PCS)'和'Basic with KR FEC' 配置 x
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则 2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置 2.9.1.3. 如何在Basic Enhanced PCS中低延时 2.9.1.4. Enhanced PCS FIFO操作 2.9.1.5. TX Data Bitslip(TX数据比特滑移) 2.9.1.6. TX数据极性反转 2.9.1.7. RX Data Bitslip(RX数据比特滑移) 2.9.1.8. RX数据极性反转
2.9.2. 使用标准PCS的基本/自定义协议和带有速率匹配配置的基本/自定义协议 x
2.9.2.1. 字对齐器手动模式 2.9.2.2. 字对齐器同步状态机模式 2.9.2.3. RX比特滑移 2.9.2.4. RX极性反转 2.9.2.5. RX比特反转 2.9.2.6. RX字节反转 2.9.2.7. 基本（单宽度）模式下的速率匹配FIFO 2.9.2.8. 速率匹配FIFO基本(双宽度)模式 2.9.2.9. 8B/10B编码器和解码器 2.9.2.10. 8B/10B TX差异控制 2.9.2.11. 如何在基本模式下使能低延时 2.9.2.12. TX比特滑移 2.9.2.13. TX极性倒转 2.9.2.14. TX比特反转 2.9.2.15. TX字节反转 2.9.2.16. 如何在 Arria® 10 收发器中实现Basic，Basic with Rate Match收发器配置规则 2.9.2.17. Basic，Basic with Rate Match配置的Native PHY IP参数设置
2.9.3. 实现Arria 10 GT通道的设计考量 x
2.9.3.1. 收发器PHY IP 2.9.3.2. PLL和GT收发器通道时钟线 2.9.3.3. 复位控制器 2.9.3.4. 如何使用低延时模式的Enhanced PCS来实现高于17.4 Gbps的设计 2.9.3.5. Arria 10的GT通道使用
2.10. 仿真收发器Native PHY IP内核 x
2.10.1. NativeLink仿真流程 2.10.2. Scripting IP仿真 2.10.3. 定制仿真流程
2.10.1. NativeLink仿真流程 x
2.10.1.1. 如何使用NativeLink指定一个ModelSim*仿真 2.10.1.2. 如何使用NativeLink运行一个ModelSim* RTL仿真 2.10.1.3. 如何使用NativeLink指定第三方RTL仿真器
2.10.2. Scripting IP仿真 x
2.10.2.1. 生成一个组合的仿真器设置脚本
2.10.3. 定制仿真流程 x
2.10.3.1. 如何使用仿真库编译器 2.10.3.2. 定制仿真脚本
3. PLL和时钟网络 x
3.1. PLL 3.2. 输入参考时钟源 3.3. 发送器时钟网络 3.4. 时钟生成模块 3.5. FPGA内核逻辑 - 收发器接口时钟 3.6. 发送器数据路径接口时钟 3.7. 接收器数据通路接口时钟 3.8. 未使用/空闲时钟线要求 3.9. 通道绑定 3.10. PLL反馈和级联时钟网络 3.11. 使用PLL和时钟网络
3.1. PLL x
3.1.1. 使用ATX PLL和fPLL时发送PLL的间距指南 3.1.2. ATX PLL 3.1.3. fPLL 3.1.4. CMU PLL
3.1.2. ATX PLL x
3.1.2.1. 例化ATX PLL IP核 3.1.2.2. ATX PLL IP核
3.1.3. fPLL x
3.1.3.1. 例化fPLL IP内核 3.1.3.2. fPLL IP内核
3.1.4. CMU PLL x
3.1.4.1. 例化CMU PLL IP内核 3.1.4.2. CMU PLL IP内核
3.2. 输入参考时钟源 x
3.2.1. 专用参考时钟管脚 3.2.2. 接收器输入管脚 3.2.3. 作为输入参考时钟源的PLL级联 3.2.4. 参考时钟网络 3.2.5. 作为输入参考时钟的全局时钟或内核时钟
3.3. 发送器时钟网络 x
3.3.1. x1时钟线 3.3.2. x6时钟线 3.3.3. xN 时钟线 3.3.4. GT时钟线
3.9. 通道绑定 x
3.9.1. PMA绑定 3.9.2. PMA和PCS绑定 3.9.3. 选择通道绑定方案 3.9.4. 偏移计算
3.9.1. PMA绑定 x
3.9.1.1. x6/xN绑定 3.9.1.2. PLL反馈补偿绑定
3.11. 使用PLL和时钟网络 x
3.11.1. Non-bonded配置 3.11.2. Bonded配置 3.11.3. 实现PLL级联 3.11.4. 混合和匹配实例 3.11.5. 时序收敛建议
3.11.1. Non-bonded配置 x
3.11.1.1. 实现单通道x1 Non-Bonded配置 3.11.1.2. 实现多通道x1 Non-Bonded配置 3.11.1.3. 实现多通道xN Non-Bonded配置
3.11.2. Bonded配置 x
3.11.2.1. 实现x6/xN绑定模式 3.11.2.2. 实现PLL反馈补偿绑定模式
4. 复位收发器通道 x
4.1. 何时需要复位？ 4.2. 收发器PHY实现 4.3. 如何进行复位？ 4.4. 使用收发器PHY复位控制器 4.5. 使用用户编码复位控制器 4.6. 合并状态或PLL锁定信号 4.7. Bonded PCS和PMA通道的时序约束
4.3. 如何进行复位？ x
4.3.1. Model 1: 默认模型 4.3.2. Model 2: 确认模型 4.3.3. 复位和断电信号影响的收发器模块
4.3.1. Model 1: 默认模型 x
4.3.1.1. 所建议的复位序列
4.3.1.1. 所建议的复位序列 x
4.3.1.1.1. 器件操作过程中复位发送器 4.3.1.1.2. 器件操作过程中复位接收器 4.3.1.1.3. 器件操作过程中复位收发器 4.3.1.1.4. 使用默认模式动态重配置通道
4.3.2. Model 2: 确认模型 x
4.3.2.1. 建议的复位序列
4.3.2.1. 建议的复位序列 x
4.3.2.1.1. 器件操作过程中复位发送器 4.3.2.1.2. 器件操作过程中复位接收器 4.3.2.1.3. 使用确认模型动态重配置发送器通道 4.3.2.1.4. 使用确认模式动态重配置接收器通道
4.4. 使用收发器PHY复位控制器 x
4.4.1. 参数化收发器PHY复位控制器IP 4.4.2. 收发器PHY复位控制器参数 4.4.3. 收发器PHY复位控制器接口 4.4.4. 收发器PHY复位控制器资源使用
4.5. 使用用户编码复位控制器 x
4.5.1. 用户编码复位控制器信号
5. Arria 10 收发器 PHY 体系结构 x
5.1. Arria® 10 PMA体系结构 5.2. Arria 10 Enhanced PCS 体系结构 5.3. Arria® 10 Standard PCS体系结构 5.4. Arria 10 PCI Express* Gen3 PCS体系结构
5.1. Arria® 10 PMA体系结构 x
5.1.1. 发送器 5.1.2. 接收器 5.1.3. 环回
5.1.1. 发送器 x
5.1.1.1. 串化器 5.1.1.2. 发送器缓冲器
5.1.1.2. 发送器缓冲器 x
5.1.1.2.1. 高速差分I/O 5.1.1.2.2. 可编程的输出差分电压 5.1.1.2.3. 可编程预加重 5.1.1.2.4. 配电网络(PDN)包括符号间干扰(ISI)补偿 5.1.1.2.5. 可编程的发送器片上匹配 (OCT)
5.1.2. 接收器 x
5.1.2.1. 接收器缓冲器 5.1.2.2. 时钟数据恢复 (CDR) 单元 5.1.2.3. 解串器
5.1.2.1. 接收器缓冲器 x
5.1.2.1.1. 可编程的共模电压 (VCM) 5.1.2.1.2. 可编程的差分片上匹配 (OCT) 5.1.2.1.3. 信号检测器 5.1.2.1.4. 连续时间线性均衡 (CTLE) 5.1.2.1.5. 可变增益放大器 (VGA) 5.1.2.1.6. 判定反馈均衡 (DFE) 5.1.2.1.7. 如何使能CTLE和DFE
5.1.2.2. 时钟数据恢复 (CDR) 单元 x
5.1.2.2.1. 锁定到参考(Lock-to-Reference)模式 5.1.2.2.2. 锁定到数据(Lock-to-Data)模式 5.1.2.2.3. CDR 锁定模式
5.2. Arria 10 Enhanced PCS 体系结构 x
5.2.1. 发送器数据路径 5.2.2. 接收器数据路径
5.2.1. 发送器数据路径 x
5.2.1.1. Enhanced PCS TX FIFO 5.2.1.2. Interlaken 帧生成器 5.2.1.3. Interlaken CRC-32 生成器 5.2.1.4. 64B/66B编码器和发送器状态机(TX SM) 5.2.1.5. 码型生成器 5.2.1.6. 扰频器 5.2.1.7. Interlaken 差异生成器 5.2.1.8. TX 变速器、TX Bitslip 和极性反转 5.2.1.9. KR FEC 模块
5.2.1.1. Enhanced PCS TX FIFO x
5.2.1.1.1. 相位补偿(Phase Compensation)模式 5.2.1.1.2. 寄存器(Register)模式 5.2.1.1.3. Interlaken 模式 5.2.1.1.4. 基本(Basic)模式
5.2.1.5. 码型生成器 x
5.2.1.5.1. PRBS码型生成器(在Enhanced PCS和Standard PCS之间共享) 5.2.1.5.2. 伪随机模式生成器
5.2.2. 接收器数据路径 x
5.2.2.1. RX 变速器、RX Bitslip 和极性反转 5.2.2.2. 模块同步器 5.2.2.3. Interlaken 差异检查器 5.2.2.4. 解扰器 5.2.2.5. Interlaken 帧同步器 5.2.2.6. 64B/66B解码器和发送器状态机(RX SM) 5.2.2.7. 伪随机码型验证器 5.2.2.8. 10GBASE-R 误码率 (BER) 检查器 5.2.2.9. Interlaken CRC-32 检查器 5.2.2.10. Enhanced PCS RX FIFO 5.2.2.11. RX KR FEC 模块
5.2.2.6. 64B/66B解码器和发送器状态机(RX SM) x
5.2.2.6.1. PRBS检查器
5.2.2.10. Enhanced PCS RX FIFO x
5.2.2.10.1. 相位补偿模式 5.2.2.10.2. 寄存器模式 5.2.2.10.3. Interlaken 模式 5.2.2.10.4. 10GBASE-R 模式 5.2.2.10.5. 基本模式
5.3. Arria® 10 Standard PCS体系结构 x
5.3.1. 发送器数据路径 5.3.2. 接收器数据路径
5.3.1. 发送器数据路径 x
5.3.1.1. TX FIFO (与Enhanced PCS和PCIe* Gen3 PCS共享) 5.3.1.2. 字节串化器 5.3.1.3. 8B/10B 编码器 5.3.1.4. 极性反转功能 5.3.1.5. 伪随机二进制序列 (PRBS) 生成器 5.3.1.6. TX Bit Slip
5.3.1.1. TX FIFO (与Enhanced PCS和PCIe* Gen3 PCS共享) x
5.3.1.1.1. TX FIFO 低延时模式 5.3.1.1.2. TX FIFO 寄存器模式 5.3.1.1.3. TX FIFO快速寄存器模式
5.3.1.2. 字节串化器 x
5.3.1.2.1. 绑定字节串化器 5.3.1.2.2. 字节串化器禁用模式 5.3.1.2.3. 字节串化器串化 x2 模式 5.3.1.2.4. 字节串化器串化 x4 模式
5.3.1.3. 8B/10B 编码器 x
5.3.1.3.1. 8B/10B 编码器控制代码编码 5.3.1.3.2. 8B/10B 编码器复位条件 5.3.1.3.3. 8B/10B 编码器空闲字符替换功能 5.3.1.3.4. 8B/10B 编码器当前运行差异控制功能 5.3.1.3.5. 8B/10B 编码器位反转功能 5.3.1.3.6. 8B/10B 编码器字节反转功能
5.3.2. 接收器数据路径 x
5.3.2.1. 字对齐器 5.3.2.2. RX 极性反转功能 5.3.2.3. 速率匹配 FIFO 5.3.2.4. 8B/10B 解码器 5.3.2.5. 伪随机二进制序列 (PRBS) 检查器 5.3.2.6. 字节解串器 5.3.2.7. RX FIFO (与Enhanced PCS 和PCIe* Gen3 PCS共享)
5.3.2.1. 字对齐器 x
5.3.2.1.1. 字对齐器 Bit Slip 模式 5.3.2.1.2. 字对齐器手动模式 5.3.2.1.3. 字对齐器同步状态机模式 5.3.2.1.4. 字对齐器确定性延迟模式 5.3.2.1.5. 各种字对齐器模式的字对齐器码型长度 5.3.2.1.6. 字对齐器 RX 位反转功能 5.3.2.1.7. 字对齐器 RX 字节反转功能
5.3.2.4. 8B/10B 解码器 x
5.3.2.4.1. 8B/10B 解码器控制代码编码 5.3.2.4.2. 8B/10B 解码器运行差异检查器功能
5.3.2.6. 字节解串器 x
5.3.2.6.1. 字节解串器禁用模式 5.3.2.6.2. 字节解串器解串 x2 模式 5.3.2.6.3. 字节解串器解串 x4 模式 5.3.2.6.4. 绑定字节解串器
5.3.2.7. RX FIFO (与Enhanced PCS 和PCIe* Gen3 PCS共享) x
5.3.2.7.1. RX FIFO 低延时模式 5.3.2.7.2. RX FIFO 寄存器模式
5.4. Arria 10 PCI Express* Gen3 PCS体系结构 x
5.4.1. 发送器数据路径 5.4.2. 接收器数据路径 5.4.3. PIPE 接口
5.4.1. 发送器数据路径 x
5.4.1.1. TX FIFO(与Standard PCS 和Enhanced PCS 共享) 5.4.1.2. 变速器
5.4.2. 接收器数据路径 x
5.4.2.1. 模块同步器 5.4.2.2. 速率匹配 FIFO 5.4.2.3. RX FIFO(与 Standard PCS 和 Enhanced PCS 共享)
5.4.3. PIPE 接口 x
5.4.3.1. 自动速度协商 5.4.3.2. 时钟数据恢复控制
6. 重配置接口和动态重配置 x
6.1. 重新配置通道和 PLL 模块 6.2. 与重配置接口进行交互 6.3. 配置文件 6.4. 多种重配置设置档 6.5. 嵌入重配置流光器 6.6. 仲裁 6.7. 动态重配置的建议 6.8. 执行动态重配置的步骤 6.9. 直接重配置流程 6.10. Native PHY IP或PLL IP内核指导的重配置流程 6.11. 特殊情况的重配置流程 6.12. 更改 PMA 模拟参数 6.13. 端口和参数 6.14. 在多个IP模块之中动态重配置接口合并 6.15. 嵌入式调试功能 6.16. 使用数据码型生成器和检查器 6.17. 时序收敛建议 6.18. 不支持的功能 6.19. Arria® 10 收发器寄存器映射
6.2. 与重配置接口进行交互 x
6.2.1. 从重配置接口中读取 6.2.2. 写入到重配置接口
6.11. 特殊情况的重配置流程 x
6.11.1. 切换发送器PLL 6.11.2. 切换参考时钟
6.11.2. 切换参考时钟 x
6.11.2.1. ATX 参考时钟切换 6.11.2.2. fPLL 参考时钟切换 6.11.2.3. CDR 和 CMU 参考时钟切换
6.12. 更改 PMA 模拟参数 x
6.12.1. 使用直接重配置流程更改VOD、预加重 6.12.2. 使用直接重配置流程在手动模式中更改CTLE设置 6.12.3. Triggered Adaptation模式下的CTLE设置 6.12.4. 使用直接重配置流程使能或禁用环回模式
6.15. 嵌入式调试功能 x
6.15.1. Altera调试主端点 6.15.2. 可选的重配置逻辑
6.15.2. 可选的重配置逻辑 x
6.15.2.1. 功能寄存器 6.15.2.2. 控制和状态寄存器 6.15.2.3. PRBS 软核累加器
6.16. 使用数据码型生成器和检查器 x
6.16.1. 使用PRBS数据码型生成器和检查器 6.16.2. 使用伪随机码型模式
6.16.1. 使用PRBS数据码型生成器和检查器 x
6.16.1.1. 使能non bonded设计中的PRBS数据生成器 6.16.1.2. 使能bonded设计中的PRBS数据生成器 6.16.1.3. 在non bonded设计中使能PRBS数据检查器 6.16.1.4. 在bonded设计中使能PRBS检查器 6.16.1.5. 使能PRBS码型反转
6.16.1.1. 使能non bonded设计中的PRBS数据生成器 x
6.16.1.1.1. non bonded设计中使能PRBS9和PRBS31码型生成器的实例
6.16.1.2. 使能bonded设计中的PRBS数据生成器 x
6.16.1.2.1. 在bonded设计中使能PRBS9和PRBS31码型生成器的实例
6.16.1.3. 在non bonded设计中使能PRBS数据检查器 x
6.16.1.3.1. 使能PRBS数据检查器的实例
6.16.2. 使用伪随机码型模式 x
6.16.2.1. 使能伪随机码型测试模式
7. 校准 x
7.1. 具有PreSICE校准引擎的重配置接口和仲裁 7.2. 校准寄存器 7.3. 上电校准 7.4. 用户重新校准 7.5. 校准实例
7.2. 校准寄存器 x
7.2.1. Avalon-MM接口仲裁寄存器 7.2.2. 收发器通道校准寄存器 7.2.3. 小数分频PLL校准寄存器 7.2.4. ATX PLL校准寄存器 7.2.5. 功能寄存器 7.2.6. 速率切换标志寄存器
7.4. 用户重新校准 x
7.4.1. 收发器参考时钟频率或数据速率变更后的重新校准
7.4.1. 收发器参考时钟频率或数据速率变更后的重新校准 x
7.4.1.1. 用户重新校准
7.5. 校准实例 x
7.5.1. ATX PLL重新校准 7.5.2. 小数分频PLL重新校准 7.5.3. CDR/CMU PLL重新校准 7.5.4. PMA重新校准
8. 模拟参数设置 x
8.1. 使用 Assignment Editor 进行模拟参数设置 8.2. 使用已知的分配更新 Quartus 设置文件 8.3. 模拟参数设置列表 8.4. 接收器常规模拟设置 8.5. 接收器模拟均衡设置 8.6. 发送器常规模拟设置 8.7. 发送器预加重模拟设置 8.8. 发送器VOD设置 8.9. 专用参考时钟设置 8.10. 未使用的收发器RX通道设置
8.4. 接收器常规模拟设置 x
8.4.1. XCVR_A10_RX_LINK 8.4.2. XCVR_A10_RX_TERM_SEL 8.4.3. XCVR_VCCR_VCCT_VOLTAGE - RX
8.5. 接收器模拟均衡设置 x
8.5.1. CTLE设置 8.5.2. VGA设置 8.5.3. 判定反馈均衡器 (DFE) 设置
8.5.1. CTLE设置 x
8.5.1.1. XCVR_A10_RX_ONE_STAGE_ENABLE 8.5.1.2. XCVR_A10_RX_EQ_DC_GAIN_TRIM 8.5.1.3. XCVR_A10_RX_ADP_CTLE_ACGAIN_4S 8.5.1.4. XCVR_A10_RX_ADP_CTLE_EQZ_1S_SEL
8.5.2. VGA设置 x
8.5.2.1. XCVR_A10_RX_ADP_VGA_SEL
8.5.3. 判定反馈均衡器 (DFE) 设置 x
8.5.3.1. XCVR_A10_RX_ADP_DFE_FXTAP
8.6. 发送器常规模拟设置 x
8.6.1. XCVR_A10_TX_LINK 8.6.2. XCVR_A10_TX_TERM_SEL 8.6.3. XCVR_A10_TX_COMPENSATION_EN 8.6.4. XCVR_VCCR_VCCT_VOLTAGE - TX 8.6.5. XCVR_A10_TX_SLEW_RATE_CTRL
8.7. 发送器预加重模拟设置 x
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T 8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T 8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP 8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP 8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T 8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T 8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP 8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
8.8. 发送器VOD设置 x
8.8.1. XCVR_A10_TX_VOD_OUTPUT_SWING_CTRL
8.9. 专用参考时钟设置 x
8.9.1. XCVR_A10_REFCLK_TERM_TRISTATE 8.9.2. XCVR_A10_TX_XTX_PATH_ANALOG_MODE
9. 当前版本的文档修订历史 x
9.1. 先前版本的文档修订历史
1. Arria® 10 收发器PHY概述
2. 实现Arria 10收发器中的协议
3. PLL和时钟网络
4. 复位收发器通道
5. Arria 10 收发器 PHY 体系结构
6. 重配置接口和动态重配置
7. 校准
8. 模拟参数设置
9. 当前版本的文档修订历史

2.4.4. 增强型PCS参数

这一部分定义Native PHY IP内核GUI中的可用参数，以定制Enhanced PCS中的单独模块。

下表描述了可用参数。如果指定的设置违反了协议标准 ，那么根据选择的Transceiver Configuration Rule，Native PHY IP内核 Parameter Editor会打印错误或者告警信息。

注： 关于可以使能或禁用的可选端口的详细描述，请参考增强型PCS和PMA端口部分。
表 17.  增强型PCS参数
参数 范围 说明
Enhanced PCS / PMA interface width 32, 40, 64 指定Enhanced PCS与PMA之间的接口宽度。
FPGA fabric /Enhanced PCS interface width 32, 40, , 64, 66, 67 指定Enhanced PCS与FPGA架构之间的接口宽度。

66-bit FPGA架构到PCS接口宽度使用TX和RX并行数据的64-bits。模块同步器决定66-bit字的模块边界以及控制总线的较低的2比特。

67-bit FPGA架构到PCS接口宽度使用TX和RX并行数据的64-bits。模块同步器决定67-bit字的模块边界以及控制总线的较低的3比特。

Enable Enhanced PCS low latency mode On/Off 对Enhanced PCS使能低时延路径。开启此选项时，Enhanced PCS中单独的功能模块被旁路，以提供PMA到Enhanced PCS之间的最低时延路径。使能时，此模式应用于GX器件。Intel建议不要对GT器件使能此模式。
Enable RX/TX FIFO double width mode On/Off 使能RX和TX FIFO的双宽度模式。您可以使用双宽度模式在1/2 PCS频率上运行FPGA架构。
表 18.  增强型PCS TX FIFO参数
参数 范围 说明
TX FIFO Mode

Phase-Compensation

Register

Interlaken

Basic

Fast Register

指定以下其中一种模式：
  • Phase Compensation：TX FIFO补偿读时钟(tx_clkout)与写时钟(tx_coreclkin或者tx_clkout)之间的时钟相位差。您可以将tx_enh_data_valid连到1'b1。
  • Register：TX FIFO被旁路。tx_parallel_data，tx_control和tx_enh_data_valid在FIFO输出上寄存。要始终置位tx_enh_data_valid端口1'b1。用户必须将写时钟tx_coreclkin连接到读时钟tx_clkout。
  • Interlaken：TX FIFO用作弹性缓冲器。在此模式下，由其他信号控制输入到FIFO的数据流。因此，FIFO写时钟频率不必与读时钟频率相同。您可以通过tx_enh_data_valid控制对FIFO的写操作。通过监控FIFO标志可以避免FIFO满或空的情况。Interlaken帧生成器控制读操作。
  • Basic：TX FIFO用作弹性缓冲器。此模式支持使用不同的时钟频率驱动FIFO的读写一侧。tx_coreclkin或rx_coreclkin必须有一个被66除的最小通道数据速率。tx_coreclkin或rx_coreclkin的频率范围是(data rate/32)到(data rate/66)。要获得最佳结果，Intel建议tx_coreclkin或rx_coreclkin = (data rate/32)。通过监控FIFO标志来控制读写操作。关于详细信息，请参考Enhanced PCS FIFO操作部分。
  • Fast Register：TX FIFO允许FPGA架构与TX PCS之间更高的最大频率(fMAX)，但同时也会导致更高的时延。
TX FIFO partially full threshold 10, 11, 12, 13 指定Enhanced PCS TX FIFO的半满阈值。在输入的值上TX FIFO标志一个半满状态。
TX FIFO partially empty threshold 2, 3, 4, 5 指定Enhanced PCS TX FIFO的半空阈值。在输入的值上TX FIFO标志一个半空状态。
Enable tx_enh_fifo_full port On / Off 使能tx_enh_fifo_full port。当TX FIFO变满时此信号发出指示。此信号与tx_coreclkin同步。
Enable tx_enh_fifo_pfull port On / Off 使能tx_enh_fifo_pfull port。当TX FIFO达到指定的半满阈值时此信号发出指示。此信号与tx_coreclkin同步。
Enable tx_enh_fifo_empty port On / Off 使能tx_enh_fifo_empty port。当TX FIFO变空时此信号发出指示。此信号与tx_coreclkin同步。
Enable tx_enh_fifo_pempty port On / Off 同步。 使能tx_enh_fifo_pempty port。当TX FIFO达到指定的半空阈值时此信号发出指示。此信号与tx_coreclkin同步。
表 19.  增强型PCS RX FIFO参数
参数 范围 说明
RX FIFO Mode

Phase-Compensation

Register

Interlaken

10GBASE-R

Basic

对Enhanced PCS RX FIFO指定下面其中一种模式：
  • Phase Compensation：此模式补偿读时钟rx_coreclkin或rx_clkout与写时钟(rx_clkout)之间的时钟相位差。
  • Register ：RX FIFO被旁路。rx_parallel_data，rx_control和rx_enh_data_valid在FIFO输出上寄存。FIFO的读时钟rx_coreclkin和写时钟rx_clkout连接在一起。
  • Interlaken：对Interlaken协议选择此模式。要实现去偏移，您必须实现一个FSM，根据FIFO标志来控制FIFO操作。在此模式下，FIFO用作弹性缓冲器。
  • 10GBASE-R：在此模式下，实现模块锁定后，数据遍历FIFO。Idles/OS (Ordered Sets)被删除，Idles被插入以补偿RX PMA时钟与架构时钟之间的时钟差(+/- 100 ppm，64000字节的最大数据包长度)。
  • Basic在此模式下，RX FIFO用作弹性缓冲器。此模式支持使用不同的时钟频率驱动FIFO的写一侧和读一侧。tx_coreclkin或者rx_coreclkin必须有一个被66整除的通道数据速率的最小频率。tx_coreclkin或者rx_coreclkin的频率范围从(data rate/32)到(data rate/66)。齿轮箱数据有效标志控制FIFO读使能。您可以监控rx_enh_fifo_pfull和rx_enh_fifo_empty标志以决定是否从FIFO读取数据。关于详细信息，请参考Enhanced PCS FIFO操作。
注： 标志仅用于Interlaken和Basic模式，在所有其他情况下应该被忽略。
RX FIFO partially full threshold 18-29 指定Enhanced PCS RX FIFO的半满阈值。默认值为23。
RX FIFO partially empty threshold 2-10 指定Enhanced PCS RX FIFO的半空阈值。默认值为2。
Enable RX FIFO alignment word deletion (Interlaken) On / Off 开启此选项时，实现帧同步后，所有对齐字(sync words)(包括第一个同步字)都被移除。如果使能此选项，那么也必须使能控制字删除。
Enable RX FIFO control word deletion (Interlaken) On / Off 开启此选项时，使能Interlaken控制字移除。当Enhanced PCS RX FIFO在Interlaken模式下配置时，实现帧同步后，使能此选项将删除所有控制字。使能此选项也要求您使能对齐字删除。
Enable rx_enh_data_valid port On / Off 使能rx_enh_data_valid port。当来自RX FIFO的RX数据是有效时此信号发出指示。此信号与rx_coreclkin同步。
Enable rx_enh_fifo_full port On / Off 使能rx_enh_fifo_full port。当RX FIFO变满时此信号发出指示。这是一个异步信号。
Enable rx_enh_fifo_pfull port On / Off 使能rx_enh_fifo_pfull port。当RX FIFO达到指定的半满阈值时此信号发出指示。这是一个异步信号。
Enable rx_enh_fifo_empty port On / Off 使能rx_enh_fifo_empty port。当RX FIFO变空时此信号发出指示。此信号与rx_coreclkin同步。
Enable rx_enh_fifo_pempty port On / Off 使能 rx_enh_fifo_pempty port。当RX FIFO达到指定的半空阈值时此信号发出指示。此信号与rx_coreclkin同步。
Enable rx_enh_fifo_del port（10GBASE-R） On / Off 使能可选的rx_enh_fifo_del status output port。当从速率匹配FIFO删除了一个字时此信号发出指示。此信号仅用于10GBASE-R收发器配置规则。这是一个异步信号。
Enable rx_enh_fifo_insert port (10GBASE‑R) On / Off 使能rx_enh_fifo_insert port。当从速率匹配FIFO插入了一个字时此信号发出指示。此信号仅用于10GBASE-R收发器配置规则。此信号与rx_coreclkin同步。
Enable rx_enh_fifo_rd_en port On / Off 使能rx_enh_fifo_rd_en input port。使能此信号从RX FIFO读取一个字。此信号与rx_coreclkin同步。
Enable rx_enh_fifo_align_val port (Interlaken) On / Off 使能rx_enh_fifo_align_val status output port。仅用于Interlaken收发器配置规则。此信号与rx_clkout同步。
Enable rx_enh_fifo_align_clr port (Interlaken) On / Off 使能rx_enh_fifo_align_clr input port。仅用于Interlaken。此信号与rx_clkout同步。
表 20.  Interlaken帧生成器参数
参数 范围 说明
Enable Interlaken frame generator On / Off 使能Enhanced PCS的帧生成器模块。
Frame generator metaframe length 5-8192 指定帧生成器的元帧(metaframe)长度。此元帧长度包括由帧生成器创建的4个帧控制字(framing control words)。
Enable Frame Generator Burst Control On / Off 使能帧生成器突发。这决定是否帧生成器根据tx_enh_frame_burst_en端口的输入从TX FIFO读取数据。
Enable tx_enh_frame port On / Off 使能tx_enh_frame状态输出端口。当Interlaken帧生成器使能时，此信号表明一个新帧的开始。这是一个异步信号。
Enable tx_enh_frame_diag_status port On / Off 使能tx_enh_frame_diag_status 2‑bit输入端口。 当Interlaken帧生成器使能时，此信号的值包含来自帧层诊断字的状态消息。此信号与tx_clkout同步。
Enable tx_enh_frame_burst_en port On / Off 使能tx_enh_frame_burst_en输入端口。 当使能Interlaken帧生成器的突发控制时，此信号被置位以控制从TX FIFO的帧生成器数据读取。此信号与tx_clkout同步。
表 21.  Interlaken帧同步器参数
参数 范围 说明
Enable Interlaken frame synchronizer On / Off 开启此选项时，使能Enhanced PCS帧同步器。
Frame synchronizer metaframe length 5-8192 指定帧同步器的元帧长度。
Enable rx_enh_frame port On / Off 使能rx_enh_frame status output port。当Interlaken帧生成器使能时，此信号表明一个新帧的开始。这是一个异步信号。
Enable rx_enh_frame_lock port On / Off 使能rx_enh_frame_lock output port。当Interlaken帧同步器使能时，此信号被置位以表明帧同步器已现实元帧描述。 这是一个异步输出信号。
Enable rx_enh_frame_diag_status port On / Off 使能rx_enh_frame_diag_status output port。当Interlaken帧同步器使能时，此信号包含成帧层诊断字的值(bits 33:32])。这是一个每通道2比特输出信号。当接收到一个有效的诊断字时，此信号被锁存。这是一个异步信号。
表 22.  Interlaken CRC32生成器和检查器参数
参数 范围 说明
Enable Interlaken TX CRC-32 Generator On / Off 开启此选项时，TX Enhanced PCS数据通路使能CRC32生成器功能。 CRC32可用作诊断工具。CRC包含整个元帧，其中包括诊断字。
Enable Interlaken TX CRC-32 generator error insertion On / Off 当开启此选项时，使能Interlaken CRC-32生成器的错误插入功能。错误插入是周期精确的。当此功能使能时，tx_control[8]或tx_err_ins信号的置位会在错误地反转字期间进行CRC计算，因此，为该元帧创建的CRC是错误的。
Enable Interlaken RX CRC-32 checker On / Off 使能CRC-32检查器功能。
Enable rx_enh_crc32_err port On / Off 当开启此选项时，Enhanced PCS使能rx_enh_crc32_err port。置位此信号表明CRC checker已经在当前元帧中发现一个错误。这是一个异步信号。
表 23.  10GBASE-R BER检查器参数
参数 范围 说明
Enable rx_enh_highber port (10GBASE‑R) On / Off 使能rx_enh_highber port。对于10GBASE-R收发器配置规则，此信号被置位以表明一个大于10-4的误码率。对于10GBASE-R规范，在125 μs内有至少16个错误时出现此误码率。这是一个异步信号。
Enable rx_enh_highber_clr_cnt port (10GBASE‑R) On / Off 使能rx_enh_highber_clr_cnt input port。对于10GBASE-R收发器配置规则，置位此信号以清零内部计数器。此计数器表明BER状态机进入 "BER_BAD_SH"状态的次数。这是一个异步信号。
Enable rx_enh_clr_errblk_count port (10GBASE‑R) On / Off 使能rx_enh_clr_errblk_count input port。对于10GBASE-R收发器配置规则，置位此信号以清零内部计数器。此计数器表明RX状态机进入 RX_E状态的次数。对于FEC模块使能的协议，置位此信号以复位RX FEC模块中的状态计数器。这是一个异步信号。
表 24.  64b/66b编码器和解码器参数
参数 范围 说明
Enable TX 64b/66b encoder (10GBASE-R) On / Off 开启此选项时，Enhanced PCS使能TX 64b/66b编码器。
Enable RX 64b/66b decoder (10GBASE-R) On / Off 开启此选项时，Enhanced PCS使能TX 64b/66b解码器。
Enable TX sync header error insertion On / Off 开启此选项时，Enhanced PCS支持周期精确的错误创建功能，以协助执行接收器上的错误条件测试。。当使能错误插入功能并设置错误标志时，错误地生成当前字的编码同步头。如果正确的同步头是2'b01（控制类型），那么编码2'b00。如果正确的同步头是2'b10（数据类型），那么编码2'b11。
表 25.  加扰器和解扰器参数
参数 范围 说明
Enable TX scrambler (10GBASE-R/Interlaken) On / Off 使能加扰器功能。此选项用于Basic (Enhanced PCS)模式，Interlaken和10GBASE-R协议。当模块同步器使能并具有66:32，66:40或66:64齿轮箱比率时，您可以使能Basic (Enhanced PCS)模式的加扰器。
TX scrambler seed (10GBASE-R/Interlaken) User‑specified 58-bit value 您必须对Interlaken协议提供非零种子(non-zero seed)。对于一个多通道Interlaken Transceiver Native PHY IP，第一个通道加扰器有该种子，其他通道的种子以每个通道一个种子增加。10GBASE-R的初始种子是0x03FFFFFFFFFFFFFF。10GBASE-R和Interlaken协议需要此参数。
Enable RX descrambler (10GBASE-R/Interlaken) On / Off 使能解扰器功能。此选项用于Basic (Enhanced PCS)模式，Interlaken和10GBASE-R协议。当模块同步器使能并具有66:32，66:40或66:64齿轮箱比率时，您可以使能Basic (Enhanced PCS)模式的解扰器。
表 26.  Interlaken差异生成器和检查器参数
参数 范围 说明
Enable Interlaken TX disparity generator On / Off 开启此选项时，Enhanced PCS使能差异生成器。此选项用于Interlaken协议。
Enable Interlaken RX disparity checker On / Off 开启此选项时，Enhanced PCS使能差异检查器。此选项用于Interlaken协议。
Enable Interlaken TX random disparity bit On / Off 使能Interlaken随机差异比特。使能时，一个随机数用作差异比特，这样减少了一个周期的延迟。
表 27.  模块同步器参数
参数 范围 说明
Enable RX block synchronizer On / Off 开启此选项时，Enhanced PCS使能RX模块同步器。此选项用于Basic (Enhanced PCS)模式，Interlaken和10GBASE-R协议。
Enable rx_enh_blk_lock port On / Off 使能rx_enh_blk_lock端口。当您使能模块同步器时，此信号被置位以表明已实现模块描述。
表 28.  齿轮箱参数
参数 范围 说明
Enable TX data bitslip On / Off 开启此选项时，TX齿轮箱运行在bitslip模式。tx_enh_bitslip port控制TX并行数据到达PMA前滑掉的比特数。
Enable TX data polarity inversion On / Off 开启此选项时，TX数据的极性被反转。这使您能够纠正PCB上错误的布局和布线。
Enable RX data bitslip On / Off 开启此选项时，Enhanced PCS RX模块同步器运行在bitslip模式。使能时，在上升沿置位rx_bitslip port，以确保来自PMA的RX并行数据在到达PCS前滑掉一个比特。
Enable RX data polarity inversion On / Off 开启此选项时，RX数据的极性被反转。这使您能够纠正PCB上错误的布局和布线。
Enable tx_enh_bitslip port On / Off 使能tx_enh_bitslip port。当TX bit slip使能时，该信号控制TX并行数据到达PMA前滑掉的比特数。
Enable rx_bitslip port On / Off 使能rx_bitslip port。当RX bit slip使能时，在上升沿置位rx_bitslip，以确保来自PMA的RX并行数据在到达PCS前滑掉一个比特。在Standard PCS与Enhanced PCS之间共享此端口。
表 29.  KR-FEC参数
参数 范围 说明
Enable RX KR-FEC error marking On / Off 开启此选项时，当解码器检测到一个不可纠正错误时置位这两个同步比特(2'b11)。此特性会通过KR-FEC解码器增加时延。
Error marking type 10G, 40G 指定错误标志类型(10G或40G)。
Enable KR-FEC TX error insertion On/Off 使能KR-FEC编码器的错误插入功能。此功能使您能够通过从当前字的bit 0开始损坏数据来插入错误。
KR-FEC TX error insertion spacing User Input (1 bit to 15 bit) 指定KR-FEC TX错误插入的间距。
Enable tx_enh_frame port On / Off

使能tx_enh_frame port。

Enable rx_enh_frame port On/Off 使能rx_enh_frame port。
Enable rx_enh_frame_diag_status port On/Off 使能rx_enh_frame_diag_status port。
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