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2.7.1. PIPE的收发器通道数据通路
2.7.2. 所支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP参数内核设置
2.7.7. PIPE的ATX PLL IP参数内核设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中低延时
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
6.1. 重新配置通道和 PLL 模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多种重配置设置档
6.5. 嵌入重配置流光器
6.6. 仲裁
6.7. 动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP内核指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改 PMA 模拟参数
6.13. 端口和参数
6.14. 在多个IP模块之中动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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3.11.4. 混合和匹配实例
在Arria 10收发器体系结构中,单独的Native PHY IP核和PLL IP核方案支持很大的灵活性。共享PLL和重配置数据速率会很容易。下面的设计实例显示了PLL共享以及bonded和non-bonded时钟配置。
图 196. 混合和匹配设计实例
PLL实例
在该实例中,使用了两个ATX PLL实例和5个fPLL实例。对每个PLL实例选择一个相应的参考时钟。IP Catalog列出了可用的PLL。
对PLL IP核使用以下的数据速率和配置设置:
- 收发器 PLL实例0: 输出时钟频率为6.25 GHz的ATX PLL
- 使能主CGB和绑定输出时钟。
- 收发器PLL实例1:输出时钟频率为5.1625 GHz的fPLL
- 收发器PLL实例2:输出时钟频率为5.1625 GHz的fPLL
- 收发器PLL实例3:输出时钟频率为0.625 GHz的fPLL
- 选择Use as Transceiver PLL 选项。
- 收发器PLL实例4: 输出时钟频率为2.5 GHz的fPLL
- Select Enable PCIe* clock output port option.
- 选择Use as Transceiver PLL选项。
- 将协议模式设置为PCIe Gen2。
- 选择Use as Core PLL选项
- 将Desired frequency设置为0 ps相移的500 MHz。
- 收发器PLL实例6:输出时钟频率为4 GHz的ATX PLL
- 使能主CGB和绑定输出时钟
- 选择Enable PCIe clock switch interface选项
- 设置Number of Auxiliary MCGB Clock Input ports为1
Native PHY IP核实例
在这个示例中,使用了4个收发器Native PHY IP核实例和4个10GBASE-KR PHY IP实例。将下面的数据速率和配置设置用于PHY IP:
- 带10通道的bonded组的12.5 Gbps Interlaken
- 从Arria 10收发器Native PHY IP核GUI中设置Interlaken 10x12.5 Gbps预设。
- 请参阅Interlaken以了解详细信息。
- 4个通道的自定义多数据速率 1.25G/9.8G/10.3125 Gbps non-bonded组
- 设置Number of data channels为4。
- 设置TX channel bonding为Not Bonded。
- 在TX PMA标签中,设置Number of TX PLL clock inputs per channel为3。
- 在RX PMA标签中,设置Number of CDR reference clocks为3。
- 带两个通道的non-bonded组的1.25 Gbps千兆以太网
- 从Arria 10收发器Native PHY IP内核GUI中设置GIGE-1.25Gbps预设。
- 将Number of data channels更改为2。
- 带8通道的bonded组的PCIe Gen3
- 从Arria 10收发器Native PHY IP内核GUI中设置PCIe PIPE Gen3x8 预设。
- 在TX Bonding options下,将PCS TX channel bonding master设置成通道5。
注: PCS TX通道绑定主器件的物理位置必须被布局在收发器bank的通道1或通道4中。这个实例中,bonded组的第5个通道的物理位置被布局在收发器bank中的通道1中。
- 请参阅PCI Express (PIPE)以了解详细信息。
- 4个通道的10.3125 Gbps 10GBASE-KR non-bonded组
- 例化Arria 10 1G/10GbE和10GBASE-KR PHY IP 4次,每次例化一个通道。
- 请参阅10GBASE-KR PHY IP Core以了解详细信息。
PLL和时钟网络的连接指南
- 对于10个通道的bonded组的12.5 Gbps Interlaken,将tx_bonding_clocks连接到收发器PLL的tx_bonding_clocks输出端口。对于所有10个bonded通道进行该连接。该连接使用一个主CGB和x6 / xN时钟线以到达bonded组中的所有通道。
- 连接10GBASE-KR PHY IP的前两个实例的tx_serial_clk端口到PLL实例1(5.1625 GHz的fPLL)的tx_serial_clk端口。该连接在收发器bank中使用x1时钟线。
- 连接10GBASE-KR PHY IP的剩余两个实例的tx_serial_clk端口到PLL实例2 (5.1625 GHz的fPLL)的tx_serial_clk端口。该连接在收发器bank中使用x1时钟线。
- 连接定制多数据速率PHY IP的三个tx_serial_clk端口,如下:
- 连接tx_serial_clk0端口到PLL实例2 (5.1625 GHz的fPLL)的tx_serial_clk端口。该PLL实例共享两个10GBASE-KR PHY IP通道,也在收发器bank中使用x1时钟线。
- 连接1.25 Gbps千兆以太网non-bonded PHY Ip实例到PLL实例5的tx_serial_clk端口。对该连接进行两次,每个通道使用一个连接。该连接在收发器 bank中使用x1时钟线。
- 按如下所示连接8个通道的PCIe Gen3 bonded组:
- 连接PHY IP的tx_bonding_clocks到收发器PLL实例6的tx_bonding_clocks 端口。对8个bonded通道中的每个通道进行该连接。
- 连接PHY IP的pipe_sw_done到收发器PLL实例6的pipe_sw 端口。
- 连接PLL实例5的pll_pcie_clk端口到 PHY IP的pipe_hclk_in 端口。
- 连接PLL实例5的tx_serial_clk端口到PLL实例6的mcgb_aux_clk0端口。该连接被要求作为PCIe速度协商协议的一部分。