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2.7.1. PIPE的收发器通道数据通路
2.7.2. 所支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP参数内核设置
2.7.7. PIPE的ATX PLL IP参数内核设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中低延时
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
6.1. 重新配置通道和 PLL 模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多种重配置设置档
6.5. 嵌入重配置流光器
6.6. 仲裁
6.7. 动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP内核指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改 PMA 模拟参数
6.13. 端口和参数
6.14. 在多个IP模块之中动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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2.6.3.5.5. 控制和状态接口
信号名称 | 方向 | 时钟域 | 说明 | |||||||||||
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led_link | 输出 |
同步到tx_clkout | 置位后,表示成功的链路同步。 |
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led_disp_err | 输出 |
同步到rx_clkout | 表示10-bit运行差异错误的差异错误信号。检测到差异错误后,被置位一个rx_clkout_1g周期。如果有运行差异错误,则表明不只是之前接收到的组有错误,当前接收到的组也有错误。 |
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led_an | 输出 |
同步到rx_clkout | Clause 37自动协商状态。当自动协商完成时,PCS功能将此信号置位。 |
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led_panel_link | 输出 | 同步到mgmt_clk | 置位时,此信号表明以下行为:
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rx_block_lock | 输出 | 同步到rx_clkout | 置位后,表示模块同步器已建立同步。 | |||||||||||
rx_hi_ber | 输出 | 同步到rx_clkout | 被BER监视器模块置位以表示同步头高误码率大于10-4。 | |||||||||||
rx_is_lockedtodata | 输出 | 异步信号 | 置位后,表示RX通道锁定到输入数据。 | |||||||||||
tx_cal_busy | 输出 | 同步到mgmt_clk | 置位后,表示正在对TX通道进行校准。 | |||||||||||
rx_cal_busy | 输出 | 同步到mgmt_clk | 置位后,表示正在对RX通道进行校准。 | |||||||||||
tx_pcfifo_error_1g | 输出 | N/A | 置位后,表明标准PCS TX相位补偿FIFO是满的或是空的。 | |||||||||||
rx_pcfifo_error_1g | 输出 | N/A | 置位后,表明标准PCS RX相位补偿FIFO是满的或是空的。 | |||||||||||
lcl_rf | 输入 | 同步到xgmii_tx_clk | 置位后,表示远程故障(RF)。MAC将此故障信号发送到其链路搭档。Auto Negotiation Advanced Remote Fault寄存器(0xC2)的bit D13记录此错误。 | |||||||||||
rx_clkslip | 输入 | 异步信号 | 置位后,表示解串器跳过了一个串行位或将串行时钟暂停了一个周期以实现字对齐。因此,在时钟移位操作期间,并行时钟的周期会延长1个单位间隔(UI)。这是一个可选的控制输入信号。 | |||||||||||
rx_data_ready | 输出 | Synchronous to xgmii_rx_clk | 置位后,表明MAC可以开始发送数据到PHY。 | |||||||||||
rx_latency_adj_10g[15:0] | 输出 | 同步到xgmii_rx_clk | 当您使能1588,对于10G模式的RX PCS和PMA数据通路,此信号输出XGMII时钟周期(156.25 MHz)中的实时延迟。 Bit 0到9代表时钟周期的小数部分。Bit 10到15代表时钟周期数。 | |||||||||||
tx_latency_adj_10g[15:0] | 输出 | 同步到xgmii_tx_clk | 当您使能1588,对于10G模式的TX PCS和PMA数据通路,此信号输出XGMII时钟周期(156.25 MHz)中的实时延迟。 Bit 0到9代表时钟周期的小数部分。Bit 10到15代表时钟周期数。 | |||||||||||
rx_latency_adj_1g[21:0] | 输出 | 同步到gmii_rx_clk | 当您使能1588,对于1G模式的RX PCS和PMA数据通路,此信号输出GMII时钟周期(125 MHz)中的实时延迟。 Bit 0到9代表时钟周期的小数部分。Bit 10到21代表时钟周期数。 | |||||||||||
tx_latency_adj_1g[21:0] | 输出 | 同步到gmii_tx_clk | 当您使能1588,对于1G模式的TX PCS和PMA数据通路,此信号输出GMII时钟周期(125 MHz)中的实时延迟。 Bit 0到9代表时钟周期的小数部分。Bit 10到21代表时钟周期数。 |