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2.7.1. PIPE的收发器通道数据通路
2.7.2. 所支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP参数内核设置
2.7.7. PIPE的ATX PLL IP参数内核设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中低延时
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
6.1. 重新配置通道和 PLL 模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多种重配置设置档
6.5. 嵌入重配置流光器
6.6. 仲裁
6.7. 动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP内核指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改 PMA 模拟参数
6.13. 端口和参数
6.14. 在多个IP模块之中动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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3.11.2.1. 实现x6/xN绑定模式
图 192. x6/xN绑定模式的PHY IP核和PLL IP核连接
实现x6/xN bonded配置的步骤
- 您可以例化ATX PLL或fPLL以实现x6/xN bonded配置。
- 请参考例化ATX PLL IP核或例化fPLL IP内核来了解详细步骤。因为CMU PLL 不能驱动主CGB,所以只有ATX PLL或 fPLL可用于绑定配置。
- 使用IP Parameter Editor配置PLL IP内核。使能Include Master Clock Generation Block和Enable bonding时钟输出端口。
- 使用IP Parameter Editor配置Native PHY IP内核。
- 将Native PHY IP core TX Channel bonding mode设置为PMA bonding或PMA/PCS bonding。
- 设置设计所需要的通道数。在该实例中,通道数被设置为10。
- 创建一个顶层封装,以将PLL IP核连接到Native PHY IP核。
- 该情况下,PLL IP核具有宽度[5:0]的tx_bonding_clocks输出总线。
- Native PHY IP核的tx_bonding_clocks输入总线为宽度[5:0]乘以收发器通道数(本实例中为10)。因此对10通道而言,总线宽为[59:0]。
注: 连接tx_bonding_clocks时,保持tx_serial_clk开启以避免 Intel® Quartus® Prime软件抖动错误。
- 通过复制通道PLL[5:0]的输出而将 PLL IP内核连接到PHY IP内核。对于10通道,连接输入端口的Verilog语句是.tx_bonding_clocks ({number_of_channels{tx_bonding_clocks_output}})。
注: 虽然上图看起来与10通道的non-bonded配置实例类似,但收发器通道上的时钟输入端口旁路x6/xN bonding配置中的本地CGB。当Native PHY channel bonding mode设置成Bonded时,这一内部连接会照应。
图 193. x6/xN绑定模式 —内部通道连接
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