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2.7.1. PIPE的收发器通道数据通路
2.7.2. 所支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP参数内核设置
2.7.7. PIPE的ATX PLL IP参数内核设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中低延时
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
6.1. 重新配置通道和 PLL 模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多种重配置设置档
6.5. 嵌入重配置流光器
6.6. 仲裁
6.7. 动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP内核指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改 PMA 模拟参数
6.13. 端口和参数
6.14. 在多个IP模块之中动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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3.9.1.2. PLL反馈补偿绑定
在PLL反馈补偿绑定中,根据3通道或6通道收发器bank的物理位置,通道被划分成bonded组。相同6通道收发器bank中的所有通道被分配到相同的bonded组。
在PLL反馈补偿绑定中,每个bonded组都由自己的高速串行和低速并行时钟组驱动。每个bonded组都有自己的PLL和主CGB。要保持相同的相位关系,不同组的PLL和主CGB共享相同的参考时钟。
以下步骤解释PLL反馈补偿绑定过程:
- 相同输入参考时钟驱动每个3通道或6通道收发器bank中的本地PLL。
- 绑定组的本地PLL驱动主CGB。
- 主CGB驱动x6时钟线。主CGB通过x6时钟网络驱动绑定组中的收发器通道。
- 主CGB的并行输出是PLL的反馈输入。
- 在此模式中,所有通道都被相位对齐到相同的输入参考时钟。
与x6/xN绑定模式对比,PLL反馈补偿绑定的优势
- 没有数据速率限制。用于PLL反馈补偿绑定的x6时钟网络 可以运行到所用器件的最大数据速率。
- 没有通道跨度限制。有可能使用PLL反馈补偿来绑定器件的整侧。
与x6/xN绑定模式对比,PLL反馈补偿绑定的缺点
- 与x6/xN绑定对比,它使用更多资源。每个收发器bank中使用了一个PLL和一个主CGB。与x6/xN绑定相比,这会导致更高功耗。
- 与x6/xN绑定对比,偏移更高。每个收发器bank之间的参考时钟偏移比x6/xN绑定中的xN时钟网络产生的偏移更高。
- 因为PLL的反馈时钟来自主CGB而不来自PLL,所以PLL反馈补偿绑定模式具有参考时钟限制。PLL的N-计数器(参考时钟分频器)被旁路,从而导致一个给定的数据速率只有一个有效参考时钟频率。
- 反馈补偿绑定仅支持整数模式。
注: 为了最小化PLL反馈补偿绑定的参考时钟偏移,要在 bonded组中心的附近使用一个参考时钟输入。
与PLL反馈补偿绑定相比,x6/xN绑定的优势
- 与PLL反馈绑定相比,x6/xN使用更少的资源。仅需要使用一个PLL和一个主CGB来驱动绑定组中的所有通道。
- 与PLL反馈补偿绑定相比,x6/xN具有更低的偏移。
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