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2.7.1. PIPE的收发器通道数据通路
2.7.2. 所支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP参数内核设置
2.7.7. PIPE的ATX PLL IP参数内核设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中低延时
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
6.1. 重新配置通道和 PLL 模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多种重配置设置档
6.5. 嵌入重配置流光器
6.6. 仲裁
6.7. 动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP内核指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改 PMA 模拟参数
6.13. 端口和参数
6.14. 在多个IP模块之中动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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6.7. 动态重配置的建议
TX PLL的建议
Intel建议通过下列情况下的软寄存器,对fPLL的pll_powerdown进行控制:
- 从整数模式到小数模式重配置fPLL
- 在小数模式内从一个速率到另一个速率重配置fPLL
对于所有其他的重新配置方案,在重配置之前或重配置期间,不要将PLL保持在复位状态。
在数据速率或者协议模式中重配置时,Intel建议在PLL重配置和重校准期间将与PLL相关的通道发送器(模拟和数字)保持在复位状态。可以使用tx_digitalreset、rx_digitalreset、tx_analogreset和rx_analogreset端口或者将通道软寄存器用于数字和模拟复位。有关在模拟复位中布局通道的详细信息,请参考复位收发器通道章节的"模型1:默认模型"和"模型2:确认模型"部分。
注: 如果需要重配置ATX PLL,请使用TX PLL切换模式或者使用本地驱动器来实现新的数据速率,从而避免重新校准ATX PLL。更多信息,请参考"PLL和时钟网络"章节中的"ATX PLL使用指南"部分。
通道的建议
- 在数据速率或者协议模式中重配置时,Intel建议在通道发送器的重配置和重校准期间将通道发送器(模拟和数字)保持在复位状态。可以使用tx_digitalreset、rx_digitalreset、tx_analogreset和rx_analogreset端口或者将通道软寄存器用于数字和模拟复位。有关在模拟复位中布局通道的详细信息,请参考复位收发器通道通道的"模型1:默认模型"和"模型2:确认模型"部分。
- 在数据速率或者协议模式中重配置时,Intel建议在通道接收器的重配置和重校准期间将通道接收器(模拟和数字)保持在复位状态。可以使用tx_digitalreset、rx_digitalreset、tx_analogreset和rx_analogreset端口或者将通道软寄存器用于数字和模拟复位。有关在模拟复位中布局通道的详细信息,请参考复位收发器通道章节的"模型1:默认模型"和"模型2:确认模型"部分。
- 在不包括数据速率或者协议模式更改的通道上执行重配置,Intel建议在重配置期间保持通道发送器(仅数字)在复位状态。
- 在不包括数据速率或者协议模式更改的通道上执行重配置,Intel建议在重配置期间保持通道接收器(仅数字)在复位状态。
要了解关于PLL断电的软寄存器的详细信息,请参考 Arria® 10 收发器寄存器映射。