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2.7.1. PIPE的收发器通道数据通路
2.7.2. 所支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP参数内核设置
2.7.7. PIPE的ATX PLL IP参数内核设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中低延时
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
6.1. 重新配置通道和 PLL 模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多种重配置设置档
6.5. 嵌入重配置流光器
6.6. 仲裁
6.7. 动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP内核指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改 PMA 模拟参数
6.13. 端口和参数
6.14. 在多个IP模块之中动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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2.4.7. 动态重配置参数
动态重配置使您能够在不对器件断电的情况下更改收发器通道和PLL的行为。每个收发器通道和PLL均包括一个Avalon-MM从接口用于重配置。此接口提供对每个通道和PLL的可编程地址空间的直接访问。由于每个通道和PLL均包含一个专用的Avalon-MM从接口,因此可以同时或逐一动态修改通道。如果您的系统不需要同时重配置,那么您可以参数化Transceiver Native PHY IP以共享同一个重配置接口。
您可以使用动态重配置来更改收发器通道和PLL的众多功能和特性。例如,您可以将参考时钟输入更改成TX PLL。您也可以在Standard和Enhanced数据通路之间进行更改。
参数 | 值 | 说明 |
---|---|---|
Enable dynamic reconfiguration | On/Off | 开启此选项后使能动态重配置接口。 |
Share reconfiguration interface | On/Off | 开启此选项时,Transceiver Native PHY IP提供一个Avalon-MM从接口,用于对所有通道的动态重配置。在这种配置中,重配置地址总线的[n-1:10] 高地址比特指定通道。通道数是二进制编码的。地址比特[9:0]提供了一个通道的重配置空间内的寄存器偏移地址。 |
Enable Altera Debug Master Endpoint | On/Off | 开启此选项时,Transceiver Native PHY IP包括一个嵌入的Altera Debug Master Endpoint (ADME),从内部连接到Avalon-MM从接口进行动态重配置。ADME能够访问收发器的重配置空间。它能够使用System Console通过JTAG执行某些测试和调试功能。对于使用多个通道的配置,此选项要求您使能Share reconfiguration interface选项。 |
Separate reconfig_waitrequest from the status of AVMM arbitration with PreSICE | On/Off | 使能后,reconfig_waitrequest将不会指示基于PreSICE的AVMM仲裁的状态。AVMM仲裁状态将在软核状态寄存器比特中反映出来。 此特性要求使能 "Optional Reconfiguration Logic"下的"Enable control and status registers"功能。 |
参数 | 值 | 说明 |
---|---|---|
Enable capability registers | On/Off | 使能功能寄存器,该寄存器提供关于收发器通道配置的高级信息。 |
Set user-defined IP identifier | User-defined | 设置一个用户定义的数字标识符,当功能寄存器使能时可以从user_identifier偏移读取该标识符。 |
Enable control and status registers | On/Off | 使能软核寄存器,通过嵌入式调试读取PHY接口上的状态信号和写入控制信号。 |
Enable PRBS (Pseudo Random Binary Sequence) soft accumulators | On/Off | 使能软核逻辑,当使用硬核PRBS生成器和检查器时执行PRBS比特和错误累加。 |
参数 | 值 | 说明 |
---|---|---|
Configuration file prefix | <prefix> | 这里指定所生成配置文件的前缀。每种类型的Transceiver Native PHY IP都应该对配置文件使用唯一的前缀。 |
Generate SystemVerilog package file | On/Off | 开启此选项时,Transceiver Native PHY IP生成一个SystemVerilog封装文件reconfig_parameters.sv,包含使用重配置所需的属性值定义的参数。 |
Generate C header file | On/Off | 开启此选项时,Transceiver Native PHY IP生成一个C头文件(C header file),reconfig_parameters.h,包含使用重配置所需的属性值定义的宏。 |
Generate MIF (Memory Initialization File) | On/Off | 开启此选项时,Transceiver Native PHY IP生成一个MIF,reconfig_parameters.mif,包含重配置所需要的数据格式的属性值。 |
Include PMA analog settings in configuration files | On/Off | 使能时,IP使您能够对在Analog PMA设置(可选)标签中选择的PMA模拟设置进行配置。这些设置将包含在生成的配置文件中。
注: 您仍旧需要使用Quartus中的Quartus Prime Setting File (.qsf)约束对您当前的配置指定模拟设置。此选项仍要求对您的模拟设置指定Quartus Prime Setting File (.qsf)约束。关于使用QSF约束的详细信息,请参考 Arria® 10 收发器PHY用户指南中的模拟参数设置章节。
|
参数 | 值 | 说明 |
---|---|---|
Enable multiple reconfiguration profiles | On/Off | 使能时,您可以使用GUI存储多个配置。Quartus使用此信息以包括时序驱动编译期间所有配置的必要时序弧。Native PHY生成所有存储的概要文件的重配置文件。Native PHY也检查多重配置概要文件的一致性,以确保能够这些概要文件之间进行重配置。此外,这也检查您已经对每个配置显现了相同端口。28 |
Enable embedded reconfiguration streamer | On/Off | 使能嵌入式重配置streamer,自动化多个预定义配置概要文件之间的动态重配置进程。此功能是可选的,如果选择会增加逻辑使用量。PHY包含所有必要的逻辑和数据,用于在预定义概要文件之间进行动态重配置。 |
Generate reduced reconfiguration files | On/Off | 使能时,Native PHY生成仅包含属性的重配置报告文件或者RAM数据,这些RAM数据在多个配置的概要文件之间是不同的。重配置时间随着简化的.mif文件的使用而缩短。 |
Number of reconfiguration profiles | 1-8 | 指定重配置概要文件的数量以支持多个重配置概要文件使能时。 |
Selected reconfiguration profile | 0-7 | 当点击所选概要文件的相关按钮时,选择要存储/加载/清零/刷新的重配置概要文件。 |
Store configuration to selected profile | - | 点击此按钮将当前的Native PHY参数设置保存或存储到由Selected reconfiguration profile参数指定的概要文件中。 |
Load configuration from selected profile | - | 点击此按钮将从由Selected reconfiguration profile参数指定的已存储概要文件加载当前的Native PHY及参数设置。 |
Clear selected profile | - | 点击此按钮将清零由Selected reconfiguration profile参数指定的概要文件的已存储的Native PHY参数设置。一个空的概要文件将默认为当前的Native PHY参数设置。 |
Clear all profiles | - | 点击此按钮将清零所有概要文件的Native PHY参数设置。 |
Refresh selected profile | - | 点击此按钮相当于先点击Load configuration from selected profile再点击Store configuration to selected profile按钮。此操作从Selected reconfiguration profile参数指定的存储概要文件加载Native PHY参数设置,因此将参数存储或保持回概要文件中。 |
参数 | 值 | 说明 |
---|---|---|
TX Analog PMA Settings | ||
Analog Mode (Load Intel-recommended Default settings) | Cei_11100_lr to xfp_9950 | 选择模拟协议模式来预选TX管脚摆幅设置(VOD,Pre-emphasis和Slew Rate)。在GUI加载预选值后,如果需要修改独立的TX管脚摆幅设置中的一个或多个,那么要使能此选项来覆盖Intel建议的默认值以单独地修改设置。 |
Override Intel-recommended Analog Mode Default settings | On/Off | 使能此选项以对一个或多个TX模拟参数的所选的TX模拟模式覆盖Intel建议的设置。 |
Output Swing Level (VOD) | 0-31 | 选择发送器可编程输出差分电压摆幅。 |
Pre-Emphasis First Pre-Tap Polarity | Fir_pre_1t_neg Fir_pre_1t_pos |
选择预加重的第一个预抽头的极性。 |
Pre-Emphasis First Pre-Tap Magnitude | 0-16 29 | 选择预加重的第一个预抽头的振幅。 |
Pre-Emphasis Second Pre-Tap Polarity | Fir_pre_2t_neg Fir_pre_2t_pos |
选择预加重的第二个预抽头的极性。 |
Pre-Emphasis Second Pre-Tap Magnitude | 0-7 30 | 选择预加重的第二个预抽头的振幅。 |
Pre-Emphasis First Post-Tap Polarity | Fir_post_1t_neg Fir_post_1t_pos |
选择预加重的第一个后抽头的极性。 |
Pre-Emphasis First Post-Tap Magnitude | 0-25 31 | 选择预加重的第一个后抽头的振幅。 |
Pre-Emphasis Second Post-Tap Polarity | Fir_post_2t_neg Fir_post_2t_pos |
选择预加重的第二个后抽头的极性。 |
Pre-Emphasis Second Post-Tap Magnitude | 0-12 32 | 选择预加重的第二个后抽头的振幅。 |
Slew Rate Control | slew_r0 to slew_r5 | 选择TX输出信号的转换速率(slew rate)。有效值的范围从最慢速率到最快速率。 |
High-Speed Compensation | Enable/Disable | 使能TX中的配电网络(PDN)感应的码间干扰(ISI)补偿功能。使能时,它降低PDN感应的ISI抖动,但会增加功耗。 |
On-Chip termination | r_r1 r_r2 |
选择片上TX差分匹配。 |
RX Analog PMA settings | ||
Override Intel-recommended Default settings | On/Off | 使能此选项来覆盖一个或多个RX模拟参数的Intel建议的设置。 |
CTLE (Continuous Time Linear Equalizer) mode | non_s1_mode S1_mode |
对Continuous Time Linear Equalizer (CTLE)选择RX高增益模式non_s1_mode或者RX高数据速率模式s1_mode。 |
DC gain control of high gain mode CTLE | No_dc_gain to stg4_gain7 | 选择高增益模式下的Continuous Time Linear Equalizer (CTLE)的DC增益 |
AC Gain Control of High Gain Mode CTLE | radp_ctle_acgain_4s_0 to radp_ctle_acgain_4s_28 | 选择高增益模式下的Continuous Time Linear Equalizer (CTLE)(手动模式)的AC增益。 |
AC Gain Control of High Data Rate Mode CTLE | radp_ctle_eqz_1s_sel_0 to Radp_ctle_eqz_1s_sel_15 | 选择高数据速率模式下的Continuous Time Linear Equalizer (CTLE)(手动模式)的AC增益。 |
Variable Gain Amplifier (VGA) Voltage Swing Select | radp_vga_sel_0 to radp_vga_sel_7 | 选择CTLE以及DFE模块都处于手动模式时的Variable Gain Amplifier (VGA)输出电压摆幅。 |
Decision Feedback Equalizer (DFE) Fixed Tap 1 Co-efficient | radp_dfe_fxtap1_0 to radp_dfe_fxtap1_127 | 选择Decision Feedback Equalizer (DFE)在手动模式下运行时的固定抽头1的系数。 |
Decision Feedback Equalizer (DFE) Fixed Tap 2 Co-efficient | radp_dfe_fxtap2_0 to radp_dfe_fxtap2_127 | 选择Decision Feedback Equalizer (DFE)在手动模式下运行时的固定抽头2的系数。 |
Decision Feedback Equalizer (DFE) Fixed Tap 3 Co-efficient | radp_dfe_fxtap3_0 to radp_dfe_fxtap3_127 | 选择Decision Feedback Equalizer (DFE)在手动模式下运行时的固定抽头3的系数。 |
Decision Feedback Equalizer (DFE) Fixed Tap 4 Co-efficient | radp_dfe_fxtap4_0 to radp_dfe_fxtap4_63 | 选择Decision Feedback Equalizer (DFE)在手动模式下运行时的固定抽头4的系数。 |
Decision Feedback Equalizer (DFE) Fixed Tap 5 Co-efficient | radp_dfe_fxtap5_0 to radp_dfe_fxtap5_63 | 选择Decision Feedback Equalizer (DFE)在手动模式下运行时的固定抽头5的系数。
|
Decision Feedback Equalizer (DFE) Fixed Tap 6 Co-efficient | radp_dfe_fxtap6_0 to radp_dfe_fxtap6_31 | 选择Decision Feedback Equalizer (DFE)在手动模式下运行时的固定抽头6的系数。 |
Decision Feedback Equalizer (DFE) Fixed Tap 7 Co-efficient | radp_dfe_fxtap7_0 to radp_dfe_fxtap7_31 | 选择Decision Feedback Equalizer (DFE)在手动模式下运行时的固定抽头7的系数。 |
Decision Feedback Equalizer (DFE) Fixed Tap 8 Co-efficient | radp_dfe_fxtap8_0 to radp_dfe_fxtap8_31 | 选择Decision Feedback Equalizer (DFE)在手动模式下运行时的固定抽头8的系数。 |
Decision Feedback Equalizer (DFE) Fixed Tap 9 Co-efficient | radp_dfe_fxtap9_0 to radp_dfe_fxtap9_31 | 选择Decision Feedback Equalizer (DFE)在手动模式下运行时的固定抽头9的系数。 |
Decision Feedback Equalizer (DFE) Fixed Tap 10 Co-efficient | radp_dfe_fxtap10_0 to radp_dfe_fxtap10_31 | 选择Decision Feedback Equalizer (DFE)在手动模式下运行时的固定抽头10的系数。 |
Decision Feedback Equalizer (DFE) Fixed Tap 11 Co-efficient | radp_dfe_fxtap11_0 to radp_dfe_fxtap11_31 | 选择Decision Feedback Equalizer (DFE)在手动模式下运行时的固定抽头11的系数。 |
On-Chip termination | R_ext0, r_r1, r_r2 | 选择片上RX差分匹配。 |
参数 | 值 | 说明 |
---|---|---|
Generate parameter documentation file | On/Off | 当开启此选项时,generation生成一个Comma-Separated Value (.csv)文件,其中包括Transceiver Native PHY IP参数的描述。 |
28 关于时序收敛的详细信息,请参考重配置接口和动态重配置章节。
29 关于详细信息,请参考模拟参数设置章节的XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T部分中的可用选项表。
30 关于详细信息,请参考模拟参数设置章节的XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T部分中的可用选项表。
31 关于详细信息,请参考模拟参数设置章节的XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP部分中的可用选项表。
32 关于详细信息,请参考模拟参数设置章节的XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP部分中的可用选项表。