Intel® Arria® 10收发器PHY用户指南

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ID 683617
日期 11/06/2017
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1. Arria® 10 收发器PHY概述 2. 实现Arria 10收发器中的协议 3. PLL和时钟网络 4. 复位收发器通道 5. Arria 10 收发器 PHY 体系结构 6. 重配置接口和动态重配置 7. 校准 8. 模拟参数设置 9. 当前版本的文档修订历史
1. Arria® 10 收发器PHY概述 x
1.1. 器件收发器的布局 1.2. 收发器 PHY 体系结构概述 1.3. 校准
1.1. 器件收发器的布局 x
1.1.1. Arria® 10 GX器件收发器的布局 1.1.2. Arria® 10 GT器件收发器的布局 1.1.3. Arria® 10 GX和GT器件的封装详情 1.1.4. Arria® 10 SX器件收发器的布局 1.1.5. Arria® 10 SX器件的封装详情
1.2. 收发器 PHY 体系结构概述 x
1.2.1. 收发器 Bank 的体系结构 1.2.2. PHY 层收发器组件 1.2.3. 收发器锁相环 1.2.4. 时钟生成模块 (CGB)
1.2.2. PHY 层收发器组件 x
1.2.2.1. GX 收发器通道 1.2.2.2. GT 收发器通道
1.2.3. 收发器锁相环 x
1.2.3.1. 高级发送 (ATX) PLL 1.2.3.2. 小数分频 PLL (fPLL) 1.2.3.3. 通道 PLL (CMU/CDR PLL)
2. 实现Arria 10收发器中的协议 x
2.1. 收发器设计IP模块 2.2. 收发器设计流程 2.3. Arria® 10 收发器协议和PHY IP支持 2.4. 使用 Arria® 10 收发器Native PHY IP内核 2.5. Interlaken 2.6. Ethernet 2.7. PCI Express* (PIPE) 2.8. CPRI 2.9. 其它协议 2.10. 仿真收发器Native PHY IP内核
2.2. 收发器设计流程 x
2.2.1. 选择和例化PHY IP内核 2.2.2. 配置PHY IP内核 2.2.3. 生成PHY IP内核 2.2.4. 选择PLL IP内核 2.2.5. 配置PLL IP内核 2.2.6. 生成PLL IP内核 2.2.7. 复位控制器 2.2.8. 创建重配置逻辑 2.2.9. 连接PHY IP到PLL IP内核和复位控制器 2.2.10. 连接数据通路 2.2.11. 进行模拟参数设置 2.2.12. 编译设计 2.2.13. 验证设计的功能性
2.4. 使用 Arria® 10 收发器Native PHY IP内核 x
2.4.1. 预置(Preset) 2.4.2. 普通参数和数据通路参数 2.4.3. PMA参数 2.4.4. 增强型PCS参数 2.4.5. 标准PCS参数 2.4.6. PCS Direct 2.4.7. 动态重配置参数 2.4.8. PMA端口 2.4.9. 增强型PCS端口 2.4.10. 标准PCS端口 2.4.11. IP内核文件位置 2.4.12. 未使用的收发器RX通道 2.4.13. 不支持的特性
2.4.9. 增强型PCS端口 x
2.4.9.1. 增强型PCS TX和RX控制端口
2.5. Interlaken x
2.5.1. 元帧格式和成帧层控制字 2.5.2. Interlaken配置时钟和绑定 2.5.3. 如何在Arria 10收发器中实现Interlaken 2.5.4. 设计实例 2.5.5. Interlaken的Native PHY IP参数设置
2.5.2. Interlaken配置时钟和绑定 x
2.5.2.1. xN时钟绑定方案 2.5.2.2. TX多通道绑定和RX多通道去偏斜对齐状态机
2.5.2.2. TX多通道绑定和RX多通道去偏斜对齐状态机 x
2.5.2.2.1. TX FIFO软绑定 2.5.2.2.2. RX多通道FIFO去偏斜状态机
2.6. Ethernet x
2.6.1. 千兆以太网(GbE)和采用IEEE 1588v2的GbE 2.6.2. 10GBASE-R、采用IEEE 1588v2的10GBASE-R和具有FEC的10GBASE-R种类 2.6.3. 10GBASE-KR PHY IP Core 2.6.4. 1-Gigabit/10-Gigabit Ethernet (GbE) PHY IP内核 2.6.5. 1G/2.5G/5G/10G多速率以太网PHY IP内核 2.6.6. XAUI PHY IP内核 2.6.7. 缩略语
2.6.1. 千兆以太网(GbE)和采用IEEE 1588v2的GbE x
2.6.1.1. GbE和采用IEEE 1588v2的GbE的8B/10B编码 2.6.1.2. GbE和采用IEEE 1588v2的GbE的字对齐 2.6.1.3. GbE和采用IEEE 1588v2的GbE的8B/10B解码 2.6.1.4. GbE的速率匹配FIFO 2.6.1.5. 如何在 Arria® 10 收发器中实现GbE和采用IEEE 1588v2的GbE 2.6.1.6. GbE和采用IEEE 1588v2的GbE的Native PHY IP参数设置
2.6.1.1. GbE和采用IEEE 1588v2的GbE的8B/10B编码 x
2.6.1.1.1. GbE和采用IEEE 1588v2的GbE中的8B/10B编码器复位条件
2.6.2. 10GBASE-R、采用IEEE 1588v2的10GBASE-R和具有FEC的10GBASE-R种类 x
2.6.2.1. 10GBASE-R中的XGMII时钟方案 2.6.2.2. 如何在Arria 10收发器中实现10GBASE-R、采用IEEE 1588v2的10GBASE-R和具有FEC的10GBASE-R 2.6.2.3. 10GBASE-R、采用IEEE 1588v2的10GBASE-R和具有FEC的10GBASE-R的Native PHY IP参数设置 2.6.2.4. 10GBASE-R和采用IEEE 1588v2的10GBASE-R收发器配置的Native PHY IP端口
2.6.2.1. 10GBASE-R中的XGMII时钟方案 x
2.6.2.1.1. TX FIFO和RX FIFO
2.6.3. 10GBASE-KR PHY IP Core x
2.6.3.1. 10GBASE-KR PHY版本信息 2.6.3.2. 10GBASE-KR PHY的性能和资源使用情况 2.6.3.3. 10GBASE-KR功能说明 2.6.3.4. 参数化10GBASE-KR PHY 2.6.3.5. 10GBASE-KR PHY接口 2.6.3.6. Avalon-MM寄存器接口 2.6.3.7. 创建10GBASE-KR设计方案 2.6.3.8. 设计示例 2.6.3.9. 仿真支持
2.6.3.4. 参数化10GBASE-KR PHY x
2.6.3.4.1. 常规选项 2.6.3.4.2. 10GBASE-R参数 2.6.3.4.3. 10GBASE-KR自动协商和链路训练参数 2.6.3.4.4. 10GBASE-KR可选参数 2.6.3.4.5. 速度检测参数
2.6.3.5. 10GBASE-KR PHY接口 x
2.6.3.5.1. 时钟和复位接口 2.6.3.5.2. 数据接口 2.6.3.5.3. 到标准SDR XGMII数据的XGMII映射 2.6.3.5.4. 串行数据接口 2.6.3.5.5. 控制和状态接口 2.6.3.5.6. 动态重配置接口
2.6.3.6. Avalon-MM寄存器接口 x
2.6.3.6.1. 10GBASE-KR PHY寄存器定义 2.6.3.6.2. 硬核收发器PHY寄存器 2.6.3.6.3. 増强型PCS寄存器 2.6.3.6.4. PMA寄存器
2.6.4. 1-Gigabit/10-Gigabit Ethernet (GbE) PHY IP内核 x
2.6.4.1. 1G/10GbE PHY发布信息 2.6.4.2. 1G/10GbE PHY的性能和资源使用情况 2.6.4.3. 1G/10GbE PHY功能说明 2.6.4.4. 时钟和复位接口 2.6.4.5. 参数化1G/10GbE PHY 2.6.4.6. 1G/10GbE PHY接口 2.6.4.7. Avalon-MM寄存器接口 2.6.4.8. 创建一个1G/10GbE设计 2.6.4.9. 设计指南 2.6.4.10. 通道布局指南 2.6.4.11. 设计实例 2.6.4.12. 仿真支持 2.6.4.13. TimeQuest时序约束
2.6.4.5. 参数化1G/10GbE PHY x
2.6.4.5.1. 常规选项 2.6.4.5.2. 10GBASE-R参数 2.6.4.5.3. 10M/100M/1Gb Ethernet参数 2.6.4.5.4. 速度检测参数 2.6.4.5.5. PHY模拟参数
2.6.4.6. 1G/10GbE PHY接口 x
2.6.4.6.1. 时钟和复位接口 2.6.4.6.2. 数据接口 2.6.4.6.3. 到标准SDR XGMII数据的XGMII映射 2.6.4.6.4. GMII接口 2.6.4.6.5. 串行数据接口 2.6.4.6.6. 控制和状态接口 2.6.4.6.7. MII 2.6.4.6.8. 动态重配置接口
2.6.4.7. Avalon-MM寄存器接口 x
2.6.4.7.1. 寄存器定义 2.6.4.7.2. 硬核收发器PHY寄存器 2.6.4.7.3. 増强型PCS寄存器 2.6.4.7.4. Arria 10 GMII PCS寄存器 2.6.4.7.5. PMA寄存器 2.6.4.7.6. 速度切换汇总
2.6.5. 1G/2.5G/5G/10G多速率以太网PHY IP内核 x
2.6.5.1. 关于1G/2.5G/5G/10G多速率以太网PHY IP内核 2.6.5.2. 使用IP内核 2.6.5.3. 配置寄存器 2.6.5.4. 接口信号
2.6.5.1. 关于1G/2.5G/5G/10G多速率以太网PHY IP内核 x
2.6.5.1.1. 特性 2.6.5.1.2. 发布信息 2.6.5.1.3. 器件系列支持 2.6.5.1.4. 资源使用
2.6.5.2. 使用IP内核 x
2.6.5.2.1. 参数设置 2.6.5.2.2. 时序约束 2.6.5.2.3. 改变PHY的速度
2.6.5.3. 配置寄存器 x
2.6.5.3.1. 寄存器映射 2.6.5.3.2. 定义：寄存器访问
2.6.5.4. 接口信号 x
2.6.5.4.1. 时钟和复位信号 2.6.5.4.2. 操作模式和速度信号 2.6.5.4.3. GMII信号 2.6.5.4.4. XGMII信号 2.6.5.4.5. 状态信号 2.6.5.4.6. 串行接口信号 2.6.5.4.7. 收发器状态和重配置信号 2.6.5.4.8. Avalon-MM接口信号
2.6.6. XAUI PHY IP内核 x
2.6.6.1. XAUI配置中的收发器数据通道 2.6.6.2. XAUI支持的特性 2.6.6.3. XAUI PHY发布信息 2.6.6.4. XAUI PHY器件系列支持 2.6.6.5. XAUI配置中的收发器时钟和通道布局指南 2.6.6.6. XAUI PHY性能和资源使用情况 2.6.6.7. 参数化XAUI PHY 2.6.6.8. XAUI PHY端口 2.6.6.9. XAUI PHY接口 2.6.6.10. XAUI PHY寄存器接口和寄存器说明 2.6.6.11. XAUI PHY TimeQuest SDC约束
2.6.6.7. 参数化XAUI PHY x
2.6.6.7.1. XAUI PHY常规参数 2.6.6.7.2. XAUI PHY高级选项参数
2.6.6.9. XAUI PHY接口 x
2.6.6.9.1. SDR XGMII TX接口 2.6.6.9.2. SDR XGMII RX接口 2.6.6.9.3. 收发器串行数据接口 2.6.6.9.4. XAUI PHY时钟、复位和断电接口 2.6.6.9.5. XAUI PHY PMA通道控制器接口 2.6.6.9.6. XAUI PHY可选的PMA控制和状态接口
2.7. PCI Express* (PIPE) x
2.7.1. PIPE的收发器通道数据通路 2.7.2. 所支持的PIPE特性 2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL 2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE) 2.7.5. PIPE的Native PHY IP参数设置 2.7.6. PIPE的fPLL IP参数内核设置 2.7.7. PIPE的ATX PLL IP参数内核设置 2.7.8. PIPE的Native PHY IP端口 2.7.9. PIPE的fPLL端口 2.7.10. PIPE的ATX PLL端口 2.7.11. 到TX去加重的预置映射 2.7.12. 如何对PIPE配置布局通道 2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡 2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.7.2. 所支持的PIPE特性 x
2.7.2.1. Gen1/Gen2特性 2.7.2.2. Gen3特性
2.7.2.1. Gen1/Gen2特性 x
2.7.2.1.1. Gen1 (2.5 Gbps)与Gen2 (5 Gbps)之间的动态切换 2.7.2.1.2. 发送器电路空闲生成 2.7.2.1.3. 电源状态管理 2.7.2.1.4. 兼容码型传输支持的8B/10B编码器的使用情况 2.7.2.1.5. 接收器状态 2.7.2.1.6. 接收器检测 2.7.2.1.7. Gen1和Gen2时钟补偿 2.7.2.1.8. PCIe*反向并行环回
2.7.2.2. Gen3特性 x
2.7.2.2.1. 自动速度协商 2.7.2.2.2. 速率切换 2.7.2.2.3. Gen3发送器电路空闲生成 2.7.2.2.4. Gen3时钟补偿 2.7.2.2.5. Gen3电源状态管理 2.7.2.2.6. CDR控制 2.7.2.2.7. 变速器
2.7.12. 如何对PIPE配置布局通道 x
2.7.12.1. 绑定配置中的主通道
2.8. CPRI x
2.8.1. CPRI的收发器通道数据通路和时钟 2.8.2. CPRI支持的特性 2.8.3. CPRI的手动模式下的字对齐器 2.8.4. 如何在 Arria® 10 收发器中实现CPRI 2.8.5. CPRI的Native PHY IP参数设置
2.8.1. CPRI的收发器通道数据通路和时钟 x
2.8.1.1. CPRI的TX PLL选择 2.8.1.2. 自动协商
2.8.2. CPRI支持的特性 x
2.8.2.1. CPRI确定性延迟模式下的字对齐器
2.8.2.1. CPRI确定性延迟模式下的字对齐器 x
2.8.2.1.1. 发送器和接收器延迟
2.9. 其它协议 x
2.9.1. 使用Enhanced PCS的'Basic (Enhanced PCS)'和'Basic with KR FEC' 配置 2.9.2. 使用标准PCS的基本/自定义协议和带有速率匹配配置的基本/自定义协议 2.9.3. 实现Arria 10 GT通道的设计考量 2.9.4. 如何实现PCS Direct收发器配置规则
2.9.1. 使用Enhanced PCS的'Basic (Enhanced PCS)'和'Basic with KR FEC' 配置 x
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则 2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置 2.9.1.3. 如何在Basic Enhanced PCS中低延时 2.9.1.4. Enhanced PCS FIFO操作 2.9.1.5. TX Data Bitslip(TX数据比特滑移) 2.9.1.6. TX数据极性反转 2.9.1.7. RX Data Bitslip(RX数据比特滑移) 2.9.1.8. RX数据极性反转
2.9.2. 使用标准PCS的基本/自定义协议和带有速率匹配配置的基本/自定义协议 x
2.9.2.1. 字对齐器手动模式 2.9.2.2. 字对齐器同步状态机模式 2.9.2.3. RX比特滑移 2.9.2.4. RX极性反转 2.9.2.5. RX比特反转 2.9.2.6. RX字节反转 2.9.2.7. 基本（单宽度）模式下的速率匹配FIFO 2.9.2.8. 速率匹配FIFO基本(双宽度)模式 2.9.2.9. 8B/10B编码器和解码器 2.9.2.10. 8B/10B TX差异控制 2.9.2.11. 如何在基本模式下使能低延时 2.9.2.12. TX比特滑移 2.9.2.13. TX极性倒转 2.9.2.14. TX比特反转 2.9.2.15. TX字节反转 2.9.2.16. 如何在 Arria® 10 收发器中实现Basic，Basic with Rate Match收发器配置规则 2.9.2.17. Basic，Basic with Rate Match配置的Native PHY IP参数设置
2.9.3. 实现Arria 10 GT通道的设计考量 x
2.9.3.1. 收发器PHY IP 2.9.3.2. PLL和GT收发器通道时钟线 2.9.3.3. 复位控制器 2.9.3.4. 如何使用低延时模式的Enhanced PCS来实现高于17.4 Gbps的设计 2.9.3.5. Arria 10的GT通道使用
2.10. 仿真收发器Native PHY IP内核 x
2.10.1. NativeLink仿真流程 2.10.2. Scripting IP仿真 2.10.3. 定制仿真流程
2.10.1. NativeLink仿真流程 x
2.10.1.1. 如何使用NativeLink指定一个ModelSim*仿真 2.10.1.2. 如何使用NativeLink运行一个ModelSim* RTL仿真 2.10.1.3. 如何使用NativeLink指定第三方RTL仿真器
2.10.2. Scripting IP仿真 x
2.10.2.1. 生成一个组合的仿真器设置脚本
2.10.3. 定制仿真流程 x
2.10.3.1. 如何使用仿真库编译器 2.10.3.2. 定制仿真脚本
3. PLL和时钟网络 x
3.1. PLL 3.2. 输入参考时钟源 3.3. 发送器时钟网络 3.4. 时钟生成模块 3.5. FPGA内核逻辑 - 收发器接口时钟 3.6. 发送器数据路径接口时钟 3.7. 接收器数据通路接口时钟 3.8. 未使用/空闲时钟线要求 3.9. 通道绑定 3.10. PLL反馈和级联时钟网络 3.11. 使用PLL和时钟网络
3.1. PLL x
3.1.1. 使用ATX PLL和fPLL时发送PLL的间距指南 3.1.2. ATX PLL 3.1.3. fPLL 3.1.4. CMU PLL
3.1.2. ATX PLL x
3.1.2.1. 例化ATX PLL IP核 3.1.2.2. ATX PLL IP核
3.1.3. fPLL x
3.1.3.1. 例化fPLL IP内核 3.1.3.2. fPLL IP内核
3.1.4. CMU PLL x
3.1.4.1. 例化CMU PLL IP内核 3.1.4.2. CMU PLL IP内核
3.2. 输入参考时钟源 x
3.2.1. 专用参考时钟管脚 3.2.2. 接收器输入管脚 3.2.3. 作为输入参考时钟源的PLL级联 3.2.4. 参考时钟网络 3.2.5. 作为输入参考时钟的全局时钟或内核时钟
3.3. 发送器时钟网络 x
3.3.1. x1时钟线 3.3.2. x6时钟线 3.3.3. xN 时钟线 3.3.4. GT时钟线
3.9. 通道绑定 x
3.9.1. PMA绑定 3.9.2. PMA和PCS绑定 3.9.3. 选择通道绑定方案 3.9.4. 偏移计算
3.9.1. PMA绑定 x
3.9.1.1. x6/xN绑定 3.9.1.2. PLL反馈补偿绑定
3.11. 使用PLL和时钟网络 x
3.11.1. Non-bonded配置 3.11.2. Bonded配置 3.11.3. 实现PLL级联 3.11.4. 混合和匹配实例 3.11.5. 时序收敛建议
3.11.1. Non-bonded配置 x
3.11.1.1. 实现单通道x1 Non-Bonded配置 3.11.1.2. 实现多通道x1 Non-Bonded配置 3.11.1.3. 实现多通道xN Non-Bonded配置
3.11.2. Bonded配置 x
3.11.2.1. 实现x6/xN绑定模式 3.11.2.2. 实现PLL反馈补偿绑定模式
4. 复位收发器通道 x
4.1. 何时需要复位？ 4.2. 收发器PHY实现 4.3. 如何进行复位？ 4.4. 使用收发器PHY复位控制器 4.5. 使用用户编码复位控制器 4.6. 合并状态或PLL锁定信号 4.7. Bonded PCS和PMA通道的时序约束
4.3. 如何进行复位？ x
4.3.1. Model 1: 默认模型 4.3.2. Model 2: 确认模型 4.3.3. 复位和断电信号影响的收发器模块
4.3.1. Model 1: 默认模型 x
4.3.1.1. 所建议的复位序列
4.3.1.1. 所建议的复位序列 x
4.3.1.1.1. 器件操作过程中复位发送器 4.3.1.1.2. 器件操作过程中复位接收器 4.3.1.1.3. 器件操作过程中复位收发器 4.3.1.1.4. 使用默认模式动态重配置通道
4.3.2. Model 2: 确认模型 x
4.3.2.1. 建议的复位序列
4.3.2.1. 建议的复位序列 x
4.3.2.1.1. 器件操作过程中复位发送器 4.3.2.1.2. 器件操作过程中复位接收器 4.3.2.1.3. 使用确认模型动态重配置发送器通道 4.3.2.1.4. 使用确认模式动态重配置接收器通道
4.4. 使用收发器PHY复位控制器 x
4.4.1. 参数化收发器PHY复位控制器IP 4.4.2. 收发器PHY复位控制器参数 4.4.3. 收发器PHY复位控制器接口 4.4.4. 收发器PHY复位控制器资源使用
4.5. 使用用户编码复位控制器 x
4.5.1. 用户编码复位控制器信号
5. Arria 10 收发器 PHY 体系结构 x
5.1. Arria® 10 PMA体系结构 5.2. Arria 10 Enhanced PCS 体系结构 5.3. Arria® 10 Standard PCS体系结构 5.4. Arria 10 PCI Express* Gen3 PCS体系结构
5.1. Arria® 10 PMA体系结构 x
5.1.1. 发送器 5.1.2. 接收器 5.1.3. 环回
5.1.1. 发送器 x
5.1.1.1. 串化器 5.1.1.2. 发送器缓冲器
5.1.1.2. 发送器缓冲器 x
5.1.1.2.1. 高速差分I/O 5.1.1.2.2. 可编程的输出差分电压 5.1.1.2.3. 可编程预加重 5.1.1.2.4. 配电网络(PDN)包括符号间干扰(ISI)补偿 5.1.1.2.5. 可编程的发送器片上匹配 (OCT)
5.1.2. 接收器 x
5.1.2.1. 接收器缓冲器 5.1.2.2. 时钟数据恢复 (CDR) 单元 5.1.2.3. 解串器
5.1.2.1. 接收器缓冲器 x
5.1.2.1.1. 可编程的共模电压 (VCM) 5.1.2.1.2. 可编程的差分片上匹配 (OCT) 5.1.2.1.3. 信号检测器 5.1.2.1.4. 连续时间线性均衡 (CTLE) 5.1.2.1.5. 可变增益放大器 (VGA) 5.1.2.1.6. 判定反馈均衡 (DFE) 5.1.2.1.7. 如何使能CTLE和DFE
5.1.2.2. 时钟数据恢复 (CDR) 单元 x
5.1.2.2.1. 锁定到参考(Lock-to-Reference)模式 5.1.2.2.2. 锁定到数据(Lock-to-Data)模式 5.1.2.2.3. CDR 锁定模式
5.2. Arria 10 Enhanced PCS 体系结构 x
5.2.1. 发送器数据路径 5.2.2. 接收器数据路径
5.2.1. 发送器数据路径 x
5.2.1.1. Enhanced PCS TX FIFO 5.2.1.2. Interlaken 帧生成器 5.2.1.3. Interlaken CRC-32 生成器 5.2.1.4. 64B/66B编码器和发送器状态机(TX SM) 5.2.1.5. 码型生成器 5.2.1.6. 扰频器 5.2.1.7. Interlaken 差异生成器 5.2.1.8. TX 变速器、TX Bitslip 和极性反转 5.2.1.9. KR FEC 模块
5.2.1.1. Enhanced PCS TX FIFO x
5.2.1.1.1. 相位补偿(Phase Compensation)模式 5.2.1.1.2. 寄存器(Register)模式 5.2.1.1.3. Interlaken 模式 5.2.1.1.4. 基本(Basic)模式
5.2.1.5. 码型生成器 x
5.2.1.5.1. PRBS码型生成器(在Enhanced PCS和Standard PCS之间共享) 5.2.1.5.2. 伪随机模式生成器
5.2.2. 接收器数据路径 x
5.2.2.1. RX 变速器、RX Bitslip 和极性反转 5.2.2.2. 模块同步器 5.2.2.3. Interlaken 差异检查器 5.2.2.4. 解扰器 5.2.2.5. Interlaken 帧同步器 5.2.2.6. 64B/66B解码器和发送器状态机(RX SM) 5.2.2.7. 伪随机码型验证器 5.2.2.8. 10GBASE-R 误码率 (BER) 检查器 5.2.2.9. Interlaken CRC-32 检查器 5.2.2.10. Enhanced PCS RX FIFO 5.2.2.11. RX KR FEC 模块
5.2.2.6. 64B/66B解码器和发送器状态机(RX SM) x
5.2.2.6.1. PRBS检查器
5.2.2.10. Enhanced PCS RX FIFO x
5.2.2.10.1. 相位补偿模式 5.2.2.10.2. 寄存器模式 5.2.2.10.3. Interlaken 模式 5.2.2.10.4. 10GBASE-R 模式 5.2.2.10.5. 基本模式
5.3. Arria® 10 Standard PCS体系结构 x
5.3.1. 发送器数据路径 5.3.2. 接收器数据路径
5.3.1. 发送器数据路径 x
5.3.1.1. TX FIFO (与Enhanced PCS和PCIe* Gen3 PCS共享) 5.3.1.2. 字节串化器 5.3.1.3. 8B/10B 编码器 5.3.1.4. 极性反转功能 5.3.1.5. 伪随机二进制序列 (PRBS) 生成器 5.3.1.6. TX Bit Slip
5.3.1.1. TX FIFO (与Enhanced PCS和PCIe* Gen3 PCS共享) x
5.3.1.1.1. TX FIFO 低延时模式 5.3.1.1.2. TX FIFO 寄存器模式 5.3.1.1.3. TX FIFO快速寄存器模式
5.3.1.2. 字节串化器 x
5.3.1.2.1. 绑定字节串化器 5.3.1.2.2. 字节串化器禁用模式 5.3.1.2.3. 字节串化器串化 x2 模式 5.3.1.2.4. 字节串化器串化 x4 模式
5.3.1.3. 8B/10B 编码器 x
5.3.1.3.1. 8B/10B 编码器控制代码编码 5.3.1.3.2. 8B/10B 编码器复位条件 5.3.1.3.3. 8B/10B 编码器空闲字符替换功能 5.3.1.3.4. 8B/10B 编码器当前运行差异控制功能 5.3.1.3.5. 8B/10B 编码器位反转功能 5.3.1.3.6. 8B/10B 编码器字节反转功能
5.3.2. 接收器数据路径 x
5.3.2.1. 字对齐器 5.3.2.2. RX 极性反转功能 5.3.2.3. 速率匹配 FIFO 5.3.2.4. 8B/10B 解码器 5.3.2.5. 伪随机二进制序列 (PRBS) 检查器 5.3.2.6. 字节解串器 5.3.2.7. RX FIFO (与Enhanced PCS 和PCIe* Gen3 PCS共享)
5.3.2.1. 字对齐器 x
5.3.2.1.1. 字对齐器 Bit Slip 模式 5.3.2.1.2. 字对齐器手动模式 5.3.2.1.3. 字对齐器同步状态机模式 5.3.2.1.4. 字对齐器确定性延迟模式 5.3.2.1.5. 各种字对齐器模式的字对齐器码型长度 5.3.2.1.6. 字对齐器 RX 位反转功能 5.3.2.1.7. 字对齐器 RX 字节反转功能
5.3.2.4. 8B/10B 解码器 x
5.3.2.4.1. 8B/10B 解码器控制代码编码 5.3.2.4.2. 8B/10B 解码器运行差异检查器功能
5.3.2.6. 字节解串器 x
5.3.2.6.1. 字节解串器禁用模式 5.3.2.6.2. 字节解串器解串 x2 模式 5.3.2.6.3. 字节解串器解串 x4 模式 5.3.2.6.4. 绑定字节解串器
5.3.2.7. RX FIFO (与Enhanced PCS 和PCIe* Gen3 PCS共享) x
5.3.2.7.1. RX FIFO 低延时模式 5.3.2.7.2. RX FIFO 寄存器模式
5.4. Arria 10 PCI Express* Gen3 PCS体系结构 x
5.4.1. 发送器数据路径 5.4.2. 接收器数据路径 5.4.3. PIPE 接口
5.4.1. 发送器数据路径 x
5.4.1.1. TX FIFO(与Standard PCS 和Enhanced PCS 共享) 5.4.1.2. 变速器
5.4.2. 接收器数据路径 x
5.4.2.1. 模块同步器 5.4.2.2. 速率匹配 FIFO 5.4.2.3. RX FIFO(与 Standard PCS 和 Enhanced PCS 共享)
5.4.3. PIPE 接口 x
5.4.3.1. 自动速度协商 5.4.3.2. 时钟数据恢复控制
6. 重配置接口和动态重配置 x
6.1. 重新配置通道和 PLL 模块 6.2. 与重配置接口进行交互 6.3. 配置文件 6.4. 多种重配置设置档 6.5. 嵌入重配置流光器 6.6. 仲裁 6.7. 动态重配置的建议 6.8. 执行动态重配置的步骤 6.9. 直接重配置流程 6.10. Native PHY IP或PLL IP内核指导的重配置流程 6.11. 特殊情况的重配置流程 6.12. 更改 PMA 模拟参数 6.13. 端口和参数 6.14. 在多个IP模块之中动态重配置接口合并 6.15. 嵌入式调试功能 6.16. 使用数据码型生成器和检查器 6.17. 时序收敛建议 6.18. 不支持的功能 6.19. Arria® 10 收发器寄存器映射
6.2. 与重配置接口进行交互 x
6.2.1. 从重配置接口中读取 6.2.2. 写入到重配置接口
6.11. 特殊情况的重配置流程 x
6.11.1. 切换发送器PLL 6.11.2. 切换参考时钟
6.11.2. 切换参考时钟 x
6.11.2.1. ATX 参考时钟切换 6.11.2.2. fPLL 参考时钟切换 6.11.2.3. CDR 和 CMU 参考时钟切换
6.12. 更改 PMA 模拟参数 x
6.12.1. 使用直接重配置流程更改VOD、预加重 6.12.2. 使用直接重配置流程在手动模式中更改CTLE设置 6.12.3. Triggered Adaptation模式下的CTLE设置 6.12.4. 使用直接重配置流程使能或禁用环回模式
6.15. 嵌入式调试功能 x
6.15.1. Altera调试主端点 6.15.2. 可选的重配置逻辑
6.15.2. 可选的重配置逻辑 x
6.15.2.1. 功能寄存器 6.15.2.2. 控制和状态寄存器 6.15.2.3. PRBS 软核累加器
6.16. 使用数据码型生成器和检查器 x
6.16.1. 使用PRBS数据码型生成器和检查器 6.16.2. 使用伪随机码型模式
6.16.1. 使用PRBS数据码型生成器和检查器 x
6.16.1.1. 使能non bonded设计中的PRBS数据生成器 6.16.1.2. 使能bonded设计中的PRBS数据生成器 6.16.1.3. 在non bonded设计中使能PRBS数据检查器 6.16.1.4. 在bonded设计中使能PRBS检查器 6.16.1.5. 使能PRBS码型反转
6.16.1.1. 使能non bonded设计中的PRBS数据生成器 x
6.16.1.1.1. non bonded设计中使能PRBS9和PRBS31码型生成器的实例
6.16.1.2. 使能bonded设计中的PRBS数据生成器 x
6.16.1.2.1. 在bonded设计中使能PRBS9和PRBS31码型生成器的实例
6.16.1.3. 在non bonded设计中使能PRBS数据检查器 x
6.16.1.3.1. 使能PRBS数据检查器的实例
6.16.2. 使用伪随机码型模式 x
6.16.2.1. 使能伪随机码型测试模式
7. 校准 x
7.1. 具有PreSICE校准引擎的重配置接口和仲裁 7.2. 校准寄存器 7.3. 上电校准 7.4. 用户重新校准 7.5. 校准实例
7.2. 校准寄存器 x
7.2.1. Avalon-MM接口仲裁寄存器 7.2.2. 收发器通道校准寄存器 7.2.3. 小数分频PLL校准寄存器 7.2.4. ATX PLL校准寄存器 7.2.5. 功能寄存器 7.2.6. 速率切换标志寄存器
7.4. 用户重新校准 x
7.4.1. 收发器参考时钟频率或数据速率变更后的重新校准
7.4.1. 收发器参考时钟频率或数据速率变更后的重新校准 x
7.4.1.1. 用户重新校准
7.5. 校准实例 x
7.5.1. ATX PLL重新校准 7.5.2. 小数分频PLL重新校准 7.5.3. CDR/CMU PLL重新校准 7.5.4. PMA重新校准
8. 模拟参数设置 x
8.1. 使用 Assignment Editor 进行模拟参数设置 8.2. 使用已知的分配更新 Quartus 设置文件 8.3. 模拟参数设置列表 8.4. 接收器常规模拟设置 8.5. 接收器模拟均衡设置 8.6. 发送器常规模拟设置 8.7. 发送器预加重模拟设置 8.8. 发送器VOD设置 8.9. 专用参考时钟设置 8.10. 未使用的收发器RX通道设置
8.4. 接收器常规模拟设置 x
8.4.1. XCVR_A10_RX_LINK 8.4.2. XCVR_A10_RX_TERM_SEL 8.4.3. XCVR_VCCR_VCCT_VOLTAGE - RX
8.5. 接收器模拟均衡设置 x
8.5.1. CTLE设置 8.5.2. VGA设置 8.5.3. 判定反馈均衡器 (DFE) 设置
8.5.1. CTLE设置 x
8.5.1.1. XCVR_A10_RX_ONE_STAGE_ENABLE 8.5.1.2. XCVR_A10_RX_EQ_DC_GAIN_TRIM 8.5.1.3. XCVR_A10_RX_ADP_CTLE_ACGAIN_4S 8.5.1.4. XCVR_A10_RX_ADP_CTLE_EQZ_1S_SEL
8.5.2. VGA设置 x
8.5.2.1. XCVR_A10_RX_ADP_VGA_SEL
8.5.3. 判定反馈均衡器 (DFE) 设置 x
8.5.3.1. XCVR_A10_RX_ADP_DFE_FXTAP
8.6. 发送器常规模拟设置 x
8.6.1. XCVR_A10_TX_LINK 8.6.2. XCVR_A10_TX_TERM_SEL 8.6.3. XCVR_A10_TX_COMPENSATION_EN 8.6.4. XCVR_VCCR_VCCT_VOLTAGE - TX 8.6.5. XCVR_A10_TX_SLEW_RATE_CTRL
8.7. 发送器预加重模拟设置 x
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T 8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T 8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP 8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP 8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T 8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T 8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP 8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
8.8. 发送器VOD设置 x
8.8.1. XCVR_A10_TX_VOD_OUTPUT_SWING_CTRL
8.9. 专用参考时钟设置 x
8.9.1. XCVR_A10_REFCLK_TERM_TRISTATE 8.9.2. XCVR_A10_TX_XTX_PATH_ANALOG_MODE
9. 当前版本的文档修订历史 x
9.1. 先前版本的文档修订历史
1. Arria® 10 收发器PHY概述
2. 实现Arria 10收发器中的协议
3. PLL和时钟网络
4. 复位收发器通道
5. Arria 10 收发器 PHY 体系结构
6. 重配置接口和动态重配置
7. 校准
8. 模拟参数设置
9. 当前版本的文档修订历史

2.6.4.7.1. 寄存器定义

Avalon-MM主接口信号提供对控制和状态寄存器的访问。

下表指定了控制和状态寄存器，可通过Avalon-MM接口进行访问。一个地址空间提供对所有寄存器的访问。

注： 所有寄存器的默认值均为0，除非另有说明。
注： 不要对未指定的寄存器进行写操作。
表 144.  1G/10GbE寄存器定义
字地址 比特 R/W 名称 说明
0x4B0 0 RW Reset SEQ 设为1时，复位10GBASE-KR定序器(自动速率检测逻辑)，启动PCS重配置；如果使能了AN和LT，则还会重新启动自动协商(AN)，链路训练(LT)或者两者(10GBASE-KR模式)。SEQ Force Mode[2:0]强制这些模式。这将复位自清零。
1 RW Disable AN Timer AN禁用计时器。如果禁用了(Disable AN Timer = 1)，AN可能会卡住，并且需要软件支持才能移除ABILITY_DETECT功能(如果链路搭档不包括此特性)。此外，如果链路被困在ACKNOWLEDGE_DETECT状态，则软件可能必须使链路摆脱环回模式。要使能此计时器，需要设置Disable AN Timer = 0。
2 RW Disable LF Timer 设为1时，禁用Link Fail timer。设为0时，使能Link Fault timer。
3 RW fail_lt_if_ber 设为1时，最后的LT测量将是一个非零数字。将此视为一次失败的运行。0 = 正常。
7:4 RW SEQ Force Mode[2:0]

除了"No force"模式(0x4B0[7:4] = 4'b0000)，当通过修改(强制) 0x4B0[7:4]比特切换到所需数据模式时，必须将Reset SEQ(0x4B0[0])写为1。下面的编码定义为：

  • 0000: No force
  • 0001: GbE
  • 0010: XAUI
  • 0100: 10GBASE-R
  • 0101: 10GBASE-KR
  • 1100: 10GBASE-KR FEC
8 RW Enable Arria 10 Calibration 设为1时，它会在PCS动态重配置过程中启用Arria 10 HSSI重配置校准。设为0将会在重配置PCS时跳过校准。
16 RW KR FEC enable 171.0 设为1时，将使能FEC。设为0时，将禁用FEC。复位成CAPABLE_FEC参数值。
17 RW KR FEC enable err ind 171.1 设为1时，KR PHY FEC解码错误的信号发送到PCS。设为0时，FEC错误的信号不发送到PCS。请参考IEEE 302.3ap-2007的Clause 74.8.3以了解详细信息。
18 RW KR FEC request 设为1时，使能FEC请求。该比特更改后，您必须将Reset SEQ比特(0x4B0[0])置位以与新值重新协商。设为0时，将禁用FEC请求。
0x4B1 0 R SEQ Link Ready 置位后，定序器指示链路就绪。
1 R SEQ AN timeout 置位后，定序器的自动协商超时。此比特被锁存，且当定序器重新启动自动协商时，它才复位。
2 R SEQ LT timeout 设置后，表明定序器已超时。
13:8 R SEQ Reconfig Mode[5:0] 对PCS重配置指定Sequencer模式。下面的模式定义为：
  • Bit 8, mode[0]: AN模式
  • Bit 9, mode[1]: LT模式
  • Bit 10, mode[2]: 10G数据模式
  • Bit 11, mode[3]: GbE数据模式
  • Bit 12, mode[4]: 保留给XAUI
  • Bit13, mode[5]: 10G FEC模式
16 R KR FEC ability 170.0 设为1时，表明10GBASE-KR PHY支持FEC。设为参数SYNTH_FEC。关于更多信息，请参考IEEE 302.3ap-2007的Clause 45.2.1.84。
17 R KR FEC err ind ability 170.0 设为1时，表明10GBASE-KR PHY能够向PCS报告FEC解码错误。有关更多信息，请参考IEEE 302.3ap-2007的Clause 74.8.3。
0x4B2 0:10 RW 已保留 —
11 RWSC KR FEC TX Error Insert 写入1将会根据转码器和突发错误设置向TX FEC中插入一个错误脉冲。
31:15 RWSC 已保留 —
0x4B5 to 0x4BF     保留给40G KR 故意留空以实现地址与40G MAC + PHY KR 解决方案兼容。
0x4C0 35 0 RW AN enable 设为1时，使能自动协商功能。默认值是1。关于更多信息，请参考IEEE 802.3ap-2007的Clause 73.8 Management Register Requirements中的bit 7.0.12。
1 RW AN base pages ctrl 设为1时，将使能用户基本页。您可以通过用户基本页低/高位发送任意数据。设为0时，将禁用用户基本页并且状态机将生成要发送的基本页。
2 RW AN next pages ctrl 设为1时，将使能用户后续页。您可以通过用户后续页低/高位发送任意数据。设为0时，将禁用用户后续页。状态机将生成要作为后续页发送的null消息。
3 RW Local device remote fault 设为1时，本地器件将在自动协商页中发出远程故障信号。设为0时，尚未发生故障。
4 RW Force TX nonce value 设置为1时，将强制TX随机数值支持某些UNH测试模式。设为0时，这是正常操作。
5 RW Override AN Parameters Enable 设为1时，将覆盖AN_TECH，AN_FEC和AN_PAUSE参数，并使用0xC3中的比特。您必须将定序器复位才能重配置并重新启动自动协商模式。设为0时，这是正常操作并且与0xB0 bit 0和0xC3 bits[30:16]一起使用。
0x4C1 0 RW Reset AN 设为1时，将所有10GBASE-KR自动协商状态机复位。此比特会自清零。
4 RW Restart AN TX SM 设为1时，重新启动10GBASE-KR TX状态机。此比特会自清零。仅当TX状态机处于自动协商状态时，此比特才有效。欲了解更多信息，请参阅 IEEE 802.3ap-2007的Clause 73.8 Management Register Requirements中的bit 7.0.9。
8 RW AN Next Page 置位后，新的后续页信息可以准备发送了。数据位于XNP TX寄存器中。设为0时，TX接口发送null页。此比特会自清零。后续页(NP)采用Link Codeword的bit D15进行编码。关于更多信息，请参考IEEE 802.3ap-2007的Clause 73.6.9和Clause 45.2.7.6的bit 7.16.15。
0x4C2 1 RO AN page received 设为1时，已接收到一个页。设为0时，尚未接收到页。读取该寄存器后，当前值将清除。关于更多信息，请参考IEEE 802.3ap-2007的Clause 73.8中的bit 7.1.6。
2 RO AN Complete 置位后，AN已完成。为0时，正在进行AN。关于更多信息，请参考IEEE 802.3ap-2007的Clause 73.8中的bit 7.1.5。
3 RO AN ADV Remote Fault 设置为1时，故障信息已发送到链路搭档。设置为0时，未发生故障。读取该寄存器后，当前值将清除。远程故障(RF) 采用基本链路Codeword的bit D13 进行编码。关于更多信息，请参考IEEE 802.3ap‑2007的Clause 73.6.7中的bit 7.16.13。
4 RO AN RX SM Idle 设置为1时，自动协商状态机处于空闲状态。输入数据不是Clause 73兼容的。设置为0时，正在进行自动协商。
5 RO AN Ability 设置为1时，收发器PHY能够执行自动协商。设置为0时，收发器PHY不能执行自动协商。如果您的种类包括自动协商，则此比特连接到1。有关更多信息，请参考IEEE 802.3ap-2007的Clause 45中的bits 7.1.3和7.48.0。
6 RO AN Status 设置为1时，链路正在运行。设置为0时，链路出现故障。读取该寄存器后，当前值将清除。有关更多信息，请参考 IEEE 802.3ap-2007的Clause 45中的bit 7.1.2。
7 RO LP AN Ability 设置为1时，链路搭档能够执行自动协商。设置为0时，链路搭档不能执行自动协商。有关更多信息，请参考IEEE 802.3ap-2007的Clause 45中的bit 7.1.0。
8 RO FEC negotiated – enable FEC from SEQ 设置为1时，PHY经过协商执行FEC。设置为0时，PHY未经过协商执行FEC。
0x4C2 9 RO Seq AN Failure 设置为1时，检测到定序器AN故障。设置为0时，尚未检测到AN故障。
17:12 RO KR AN Link Ready[5:0] 提供an_receive_idle = true的独热编码(one-hot encoding)和Clause 73.10.1 中所述的支持链路的链路状态。以下编码定义为：
  • 6'b000000: 1000BASE-KX
  • 6'b000001: 10GBASE-KX4
  • 6'b000100: 10GBASE-KR
  • 6'b001000: 40GBASE-KR4
  • 6'b010000: 40GBASE-CR4
  • 6'b100000: 100GBASE-CR10
0x4C3 15:0 RW User base page low 如果设置了AN基本页控制比特，则AN TX状态机将使用这些比特。下面比特定义为：
  • [15]: 后续页比特
  • [14]: 由SM控制的ACK
  • [13]: 远程故障比特
  • [12:10]: 暂停比特
  • [9:5]: 由状态机设置的回波随机数
  • [4:0]: 选择器
自动生成TX状态机生成PRBS bit 49。
21:16 RW Override AN_TECH[5:0]

要覆盖的AN_TECH值。下面比特定义为：

  • Bit-16 = AN_TECH[0]= 1000BASE-KX
  • Bit-18 = AN_TECH[2] = 10GBASE-KR
必须设置0xC0 bit-5才能生效。
25:24 RW Override AN_FEC[1:0] 要覆盖的AN_FEC值。下面比特定义为：
  • Bit-24 = AN_FEC [0] = Capability
  • Bit-25 = AN_FEC [1] = Request
必须设置0xC0 bit-5才能生效。
30:28 RW Override AN_PAUSE[2:0] 要覆盖的AN_PAUSE值。下面比特定义为：
  • Bit-28 = AN_PAUSE [0] = Pause Ability
  • Bit-29 = AN_PAUSE [1] = Asymmetric Direction
  • Bit-30 = AN_PAUSE [2] = Reserved
必须设置0xC0 bit-5才能生效。
0x4C4 31:0 RW User base page high 如果设置了AN基本页控制比特，则AN TX状态机将使用这些比特。下面比特定义为：
  • [29:5]: 对应于页面比特45:21，这些比特属于技术功能。
  • [4:0]: 对应于比特20:16，这些比特是TX随机数比特。
AN TX状态机生成PRBS bit 49。
0x4C5 15:0 RW User Next page low 如果设置了AN后续页控制比特，则AN TX状态机将使用这些比特。下面比特定义为：
  • [15]: 后续页比特
  • [14]: 由状态机控制的ACK
  • [13]: 消息页(MP)比特
  • [12]: ACK2比特
  • [11]: 翻转比特
有关更多信息，请参考IEEE 802.3ap-2007的Clause 73.7.7.1 Next Page编码。Bit 49，PRBS比特由AN TX状态机生成。
0x4C6 31:0 RW User Next page high 如果设置了AN后续页控制比特，则AN TX状态机将使用这些比特。Bits [31:0]对应于页面比特[47:16]。Bit 49，PRBS比特由自动协商TX状态机生成。
0x4C7 15:0 RO LP base page low AN RX状态机从链路搭档接收这些比特。下面比特定义为：
  • [15] 后续页面比特
  • [14] 由状态机控制的ACK
  • [13] RF比特
  • [12:10] 暂停比特
  • [9:5] 由状态机设置的回波随机数
  • [4:0] 选择器
0x4C8 31:0 RO LP base page high AN RX状态机从链路搭档接收这些比特。下面比特定义为：
  • [31:30]: 已保留
  • [29:5]: 对应于页面比特 [45:21]，这些比特属于技术功能。
  • [4:0]: 对应于比特[20:16]，这些比特是TX随机数比特。
0x4C9 15:0 RO LP Next page low AN RX状态机从链路搭档接收这些比特。下面比特定义为：
  • [15]: 后续页面比特
  • [14]: 由状态机控制的ACK
  • [13]: MP比特
  • [12] ACK2比特
  • [11] 翻转比特
有关更多信息，请参考IEEE 802.3ap-2007的Clause 73.7.7.1 Next Page编码。
0x4CA 31:0 RO LP Next page high AN RX状态机从链路搭档接收这些比特。比特[31:0]对应于页面比特[47:16]。
0x4CB 24:0 RO AN LP ADV Tech_A[24:0] Clause 73 Auto Negotiation中已接收的技术功能域比特。10GBASE‑KR PHY支持A0和A2。下面协议定义为：
  • A0 1000BASE-KX
  • A1 10GBASE-KX4
  • A2 10GBASE-KR
  • A3 40GBASE-KR4
  • A4 40GBASE-CR4
  • A5 100GBASE-CR10
  • A24:6 已保留
关于更多信息，请参考IEEE 802.3ap-2007的Clause 73.6.4，以及Clause 45中的AN LP基本页功能寄存器 (7.19-7.21)。
26:25 RO AN LP ADV FEC_F[1:0] 接收的FEC ability比特(F0:F1)在基本链路代码字的bits D46:D47中编码。F0是FEC ability。F1是所要求的FEC。请参考IEEE 802.3ap-2007的Clause 73.6.5获得详细信息。
27 RO AN LP ADV Remote Fault 已接收的远程故障(RF)功能比特。RF在Clause 73 AN基本链路代码字的bit D13中进行编码。有关更多信息，请参考IEEE 802.3ap‑2007的Clause 73.6.7，以及Clause 45中的比特AN LP基本页面功能寄存器 (7.19-7.21)。
30:28 RO AN LP ADV Pause Ability_C[2:0] 已接收的暂停功能比特。Pause (C0:C1)在Clause 73 AN中基本链路代码字的D11:D10位进行编码，具体如下：
  • C0与Annex 28B中定义的PAUSE相同
  • C1与Annex 28B中定义的ASM_DIR相同
  • C2已保留
有关更多信息，请参考IEEE 802.3ap‑2007的Clause 45中的比特AN LP基本页面功能寄存器(7.19-7.21)。
0x4D0 0 RW Link Training enable 为1时，使能10GBASE-KR启动协议。为0时，禁用10GBASE-KR 启动协议。默认值是1。关于更多信息，请参考IEEE 802.3ap‑2007的Clause 72.6.10.3.1和10GBASE-KR PMD控制寄存器比特(1.150.1)。
1 RW dis_max_wait_tmr 设置为1时，禁用LT max_wait_timer。当设置更长的BER计时器值时，则用于表征模式。
2 RW quick_mode 设置为1时，仅使用初始值和预置的值来计算最佳BER。
3 RW pass_one 设置为1时，BER算法在搜索最低BER时不仅仅考虑第一个本地最低值。默认值为1。
7:4 RW main_step_cnt [3:0] 指定每次主抽头更新的均衡步骤数目。大约有20项设置需要由内部算法进行测试。有效范围为1-15。默认值为4'b0010。
11:8 RW prpo_step_cnt [3:0] 指定每次预抽头和后抽头更新的均衡步骤数目。可以采用16-31个步骤。默认值为4'b0001。
0x4D0 14:12 RW equal_cnt [2:0]

将滞后误差加到错误计数上，以免达到本地最低值。下面值定义为：

  • 000 = 0
  • 001 = 1
  • 010 = 2
  • 011 = 3
  • 100 = 4
  • 101 = 8
  • 110 = 16
  • 111 = 保留
默认值为010。
15 RW disable Initialize PMA on max_wait_timeout 设置为1时，PMA值(VOD、预抽头、后抽头)在进入Training_Failure状态后不会初始化。这在max_wait_timer_done时出现, 设置training_failure = true (reg 0xD2 bit 3)。用于UNH测试。在设置为0时，PMA值会在进入Training_Failure状态后进行初始化。有关更多信息，请参考IEEE 802.3ap-2007的Figure 72-5。
16 RW Ovride LP Coef enable 设置为1时，用于覆盖链路搭档的均衡系数；软件会更改发往链路搭档TX均衡器系数的更新命令。设置为0时，则会使用链路训练逻辑来确定链路搭档系数。与0x4D1 bit-4和0x4D4 bits[7:0]一起使用。
17 RW Ovride Local RX Coef enable 设置为1时，用于覆盖本地器件均衡系数生成协议。设置后，软件会更改本地TX均衡器系数。设置为0时，则会使用从链路搭档接收到的更新命令来确定本地器件系数。与0x4D1 bit-8和 0x4D4 bits[23:16]一起使用。默认值为1。
0x4D0 22 RW adp_ctle_mode 保留。默认值 = 000
28:24 RW Manual ctle 保留
31:29 RW max_post_step[2:0] 保留
0x4D1 0 RW Restart Link training 设置为1时，复位10GBASE-KR启动协议。设置为0时，则继续正常运行。该比特会自清零。有关更多信息，请参考IEEE 802.3ap‑2007的Clause 72.6.10.3.1中定义的状态变量mr_restart_training和10GBASE-KR PMD控制寄存器比特(1.150.0)。
4 RW Updated TX Coef new 设置为1时，表明有新的链路搭档系数可供发送。LT逻辑会开始向远程器件发送在0x4D4 bits[7:0] 中设置的新值。设置为0时，则继续正常运行。此比特会自清零。必须在0x4D0 bit16中使能这种覆盖。
8 RW Updated RX coef new 设置为1时，表明有新的本地器件系数可用。LT逻辑会更改在 0x4D4 bits[23:16] 中指定的本地TX均衡器系数。设置为0时，则继续正常运行。此比特会自清零。必须在0x4D0 bit17中使能这种覆盖。
0x4D2 0 RO Link Trained - Receiver status 设置为1时，表明接收器已经被训练并准备接收数据。设置为0时，表明正在进行接收器训练。有关详细信息，请参阅IEEE 802.3ap‑2007的Clause 72.6.10.3.1中定义的状态变量rx_trained和10GBASE-KR PMD控制寄存器比特10GBASE_KR PMD状态寄存器比特(1.151.0)。
1 RO Link Training Frame lock 设置为1时，表明已检测到训练帧描述。设置为0时，表明尚未检测到训练帧描述。有关详细信息，请参阅 IEEE 802.3ap‑2007的Clause 72.6.10.3.1中定义的状态变量frame_lock和10GBASE_KR PMD状态寄存器比特(1.151.1)。
2 RO Link Training Start-up protocol status 设置为1时，表明启动协议正在进行中。设置为0时，表明启动协议已完成。有关详细信息，请参阅IEEE 802.3ap‑2007的Clause 72.6.10.3.1中定义的状态训练和10GBASE_KR PMD状态寄存器比特(1.151.2)。
3 RO Link Training failure 设置为1时，表明已检测到训练失败。设置为0时，表明没有检测到训练失败。有关详细信息，请参阅IEEE 802.3ap-007的Clause 72.6.10.3.1中定义的状态变量training_failure以及10GBASE_KR PMD状态寄存器比特(1.151.3)。
4 RO Link Training Error 设置为1时，表明在链路训练期间发生了过多错误。设置为0时，表明BER是可以接受的。
5 RO Link Training Frame lock Error 设置为1时，表明在链路训练期间丢失了帧锁。如果0x4D5 的域指定的抽头设置与初始参数值相同，则帧锁错误是不可恢复的。
6 RO RXEQ Frame Lock Loss 在RXEQ期间的某个时刻未检测到帧锁，这可能触发有条件RXEQ模式。
7 RO CTLE Fine-grained Tuning Error 由于在细粒度调整模式下每个步骤存在最大BER限制，因此无法确定最佳CTLE。
0x4D3 9:0 RW ber_time_frames 指定对于每一步均衡设置，要检查链路上是否存在位错误的训练帧数目。仅在ber_time_k_frames为0时使用。下面值定义为：
  • 值为2时约合103字节
  • 值为20时约合104字节
  • 值为200时约合105字节
用于仿真的默认值是2'b11。用于硬件的默认值是0。
19:10 RW ber_time_k_frames 指定对于每一步均衡设置，要检查链路上是否存在位错误的训练帧数目(以千为单位)。对于时间/比特，设置ber_time_m_frames = 0， 以与下面值匹配：
  • 值为3时约合107比特 = 大约1.3 ms
  • 值为25时约合108比特 = 大约11ms
  • 值为250时约合109比特 = 大约11 0ms
用于仿真的默认值是0。用于硬件的默认值是0x415。
29:20 RW ber_time_m_frames 指定对于每一步均衡设置，要检查链路上是否存在位错误的训练帧数目（以百万为单位）。对于时间/比特，设置ber_time_k_frames = 4'd1000 = 0x43E8，以与下面值匹配：
  • 值为3时约合1010比特 = 大约1.3秒
  • 值为25时约合10 11比特 = 大约11秒
  • 值为250时约合1012比特 = 大约110秒
0x4D4 5:0 RO或RW LD coefficient update[5:0] 反映从本地器件控制通道发出的首个16位字的内容。通常，此寄存器中的位是只读的；然而，当通过设置Ovride Coef enable控制位覆盖训练时，这些位变成可写的。下面域定义为：
  • [5: 4]: Coefficient (+1) update
    • 2'b11: Reserved
    • 2'b01: Increment
    • 2'b10: Decrement
    • 2'b00: Hold
  • [3:2]: Coefficient (0) update (与[5:4]编码相同)
  • [1:0]: Coefficient (-1) update (与[5:4]编码相同)
关于详细信息 ，请参考IEEE 802.3ap-2007的Clause 45.2.1.80.3中的bit 10G BASE-KR LD系数更新寄存器比特(1.154.5:0)。
6 RO或RW LD Initialize Coefficients 设置为1时，请求设置链路搭档系数以便将TX均衡器配置为其INITIALIZE状态。设置为0时，则继续正常运行。有关详细信息，请参阅IEEE 802.3ap-2007的Clause 45.2.1.80.3和Clause 72.6.10.2.3.2中的10G BASE-KR LD系数更新寄存器比特(1.154.12)。
7 RO或RW LD Preset Coefficients 设置为1时，请求将链路搭档系数设置为禁用均衡状态。设置为0时，链路正常运行。有关详细信息，请参阅IEEE 802.3ap-2007的Clause 45.2.1.80.3和Clause 72.6.10.2.3.2中的10G BASE-KR LD系数更新寄存器比特(1.154.13)。
13:8 RO LD coefficient status[5:0] 最近从本地器件控制通道发送的训练帧的第二个16-bit字内容的状态报告寄存器。下面域定义为：
  • [5:4]: Coefficient (后抽头)
    • 2'b11: 最大
    • 2'b01: 最小
    • 2'b10: 已更新
    • 2'b00: 未更新
  • [3:2]: Coefficient (0) (与[5:4]的编码相同)
  • [1:0]: Coefficient (预抽头) (与[5:4]的编码相同)
有关详细信息，请参阅IEEE 802.3ap-2007的Clause 45.2.1.81中的10G BASE-KR LD状态报告寄存器比特 (1.155.5:0)。
0x4D4 14 RO Link Training ready - LD Receiver ready 设置为1时，表明本地器件接收器已经确定训练已完成且已做好数据接收准备。设置为0时，表明本地器件接收器正在请求训练继续。接收器ready比特的值在Clause 72.6.10.2.4.4中定义。有关详细信息，请参阅IEEE 802.3ap-2007的Clause 45.2.1.81中的10G BASE-KR LD状态报告寄存器比特(1.155.15) 。
21:16 RO或RW LP coefficient update[5:0] 反映了从控制通道最近接收的首个16位字的训练帧的内容。

通常此寄存器中的位是只读的；然而，当通过将KR训练使能控制位设置为低来禁止训练时，这些位变成可写的。下面域定义为：

  • [5: 4]: Coefficient (+1) update
    • 2'b11: Reserved
    • 2'b01: Increment
    • 2'b10: Decrement
    • 2'b00: Hold
  • [3:2]: Coefficient (0) update (与[5:4]的编码相同)
  • [1:0]: Coefficient (-1) update (与[5:4]的编码相同)

关于详细信息，请参考IEEE 802.3ap-2007的Clause 45.2.1.78.3中的bit 10GBASE-KR LP系数更新寄存器比特(1.152.5:0)。

22 RO或RW LP Initialize Coefficients 设置为1时，本地器件发送均衡器系数设为INITIALIZE状态。设置为0时，则继续正常运行。Clause 72.6.10.2.3.2 中定义了初始化比特的功能和值。有关详细信息，请参阅IEEE 802.3ap-2007
0x4D4 23 RO或RW LP Preset Coefficients 设置为1时，本地器件TX系数设置为禁用均衡状态。采用预置的系数。设置为0时，本地器件正常运行。72.6.10.2.3.1 中定义了预置比特的功能和值。Clause 72.6.10.2.3.2 中定义了初始化比特的功能和值。有关详细信息，请参阅IEEE 802.3ap-2007的Clause 45.2.1.78.3中的10G BASE-KR LP系数更新寄存器位 (1.152.13)。
29:24 RO LP coefficient status[5:0] 状态报告寄存器反映最近从控制通道接收到的训练帧的第二个16-bit字内容：下面的域定义为：
  • [5:4]: Coefficient (+1)
    • 2'b11: 最大
    • 2'b01: 最小
    • 2'b10: 已更新
    • 2'b00: 未更新
  • [3:2]: Coefficient (0) (与[5:4]的编码相同)
  • n [1:0]: Coefficient (-1) (与[5:4]的编码相同)
有关详细信息，请参阅IEEE 802.3ap-2007的Clause 45.2.1.79中的10G BASE-KR LP状态报告寄存器比特(1.153.5:0)。
30 RO LP Receiver ready 设置为1时，表明链路搭档接收器已经确定训练已完成且已做好数据接收准备。设置为0时，表明链路搭档接收器正在请求继续培训。

接收器ready比特的值在Clause 72.6.10.2.4.4 中定义。有关详细信息，请参阅IEEE 802.3ap-2007的Clause 45.2.1.79中的10G BASE-KR LP状态报告寄存器比特(1.153.15)。

0x4D5 4:0 R LT VOD setting 存储LT指定的最新VOD设置。 它反映了用于微调VOD的Link Partner命令。
13:8 R LT Post-tap setting 存储LT使用收发器重配置控制器IP内核指定的最新后抽头设置。 存储LT指定的最新后抽头设置。它反映了用于微调TX预加重抽头的Link Partner命令。
20:16 R LT Pre-tap setting 存储LT指定的最新预抽头设置。它反映了用于微调TX预加重抽头的Link Partner命令。
0x4D5 27:24 R RXEQ CTLE Setting 在RX均衡期间发送到重配置捆绑的最新ctle_rc设置。
29:28 R RXEQ CTLE Mode 在RX均衡期间发送到重配置捆绑的最新ctle_mode设置。
31:30 R RXEQ DFE Mode 在RX均衡期间发送到重配置捆绑的最新dfe_mode设置。
0x4D6 4:0 RW LT VODMAX ovrd VMAXRULE参数的覆盖值。使能后，此值将替代 VMAXRULE，以支持逐通道覆盖器件设置。这仅影响所指定通道的本地器件TX输出。

此值必须大于 INITMAINVAL参数才能正确运行。请注意，此值还将覆盖 PREMAINVAL参数值。

5 RW LT VODMAX ovrd Enable 设置为1时，使能在LT VODMAX ovrd寄存器域中存储的VMAXRULE参数的覆盖值。
12:8 RW LT VODMin ovrd VODMINRULE参数的覆盖值。使能后，此值将替代 VMINRULE，以支持逐通道覆盖器件设置。此覆盖仅影响所指定通道的本地器件TX输出。

要替代的值必须小于INITMAINVAL参数且大于VMINRULE参数才能正确运行。

13 RW LT VODMin ovrd Enable 设置为1时，使能在LT VODMin ovrd寄存器域中存储的VODMINRULE参数的覆盖值。
21:16 RW LT VPOST ovrd VPOSTRULE参数的覆盖值使能后，此值将替代VPOSTRULE，以支持逐通道覆盖器件设置。此覆盖仅影响所指定通道的本地器件TX输出。

要覆盖的值必须大于INITPOSTVAL参数才能正确运行。

22 RW LT VPOST ovrd Enable 设置为1时，使能在LT VPOST ovrd寄存器域中存储的VPOSTRULE参数的覆盖值。
28:24 RW LT VPre ovrd VPRERULE参数的覆盖值。使能时，此值将替代VPOSTRULE，以支持逐通道覆盖器件设置。此覆盖仅影响所指定通道的本地器件TX输出。

此值必须大于INITPREVAL参数才能正确运行。

29 RW LT VPre ovrd Enable 设置为1时，使能在LT VPre ovrd寄存器域中存储的VPRERULE参数的覆盖值。
0x4D6 to 0x4FF     保留用于40G KR 保留为空以便与40G MAC+PHY KR解决方案实现地址兼容。
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35 这些寄存器比特仅用于10GBASE-KR模式。
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