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2.7.1. PIPE的收发器通道数据通路
2.7.2. 所支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP参数内核设置
2.7.7. PIPE的ATX PLL IP参数内核设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中低延时
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
6.1. 重新配置通道和 PLL 模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多种重配置设置档
6.5. 嵌入重配置流光器
6.6. 仲裁
6.7. 动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP内核指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改 PMA 模拟参数
6.13. 端口和参数
6.14. 在多个IP模块之中动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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6.15.2.2. 控制和状态寄存器
控制和状态寄存器是可选的寄存器,存储映射一些状态输出,并且对Native PHY和PLL的输入进行控制。
下面的控制和状态寄存器适用于Native PHY IP内核。
地址 | 类型 | 寄存器 | 说明 |
---|---|---|---|
0x2E0[0] | RW | set_rx_locktodata | 将set_rx_locktodata信号置位到接收器。1'b1设置ADME set_rx_locktodata寄存器。请看override_set_rx_locktodata。 |
0x2E0[1] | RW | set_rx_locktoref | 将set_rx_locktoref信号置位到接收器。1'b1设置ADME set_rx_locktoref寄存器。请看override_set_rx_locktoref下面的行。 |
0x2E0[2] | RW | override_set_rx_locktodata | 选择接收器是否听从ADME set_rx_locktodata寄存器或者rx_set_locktodata端口。1'b1表明接收器听从ADME set_rx_locktodata寄存器。 |
0x2E0[3] | RW | override_set_rx_locktoref | 选择接收器是否听从AMDE set_rx_locktoref寄存器或者rx_set_locktoref端口。1'b1表明接收器听从ADME set_rx_locktoref寄存器。 |
0x2E1[0] | RW | rx_seriallpbken | 使能收发器中的rx_seriallopbken功能。1'b1使能反向串行环回。 |
0x2E2[0] | RW | rx_analogreset | 设置override时,驱动rx_analogreset。 |
0x2E2[1] | RW | rx_digitalreset | 设置override时,驱动rx_digitalreset。 |
0x2E2[2] | RW | tx_analogreset | 设置override时,驱动tx_analogreset 。 |
0x2E2[3] | RW | tx_digitalreset | 设置override时,驱动tx_digitalreset。 |
0x2E2[4] | RW | override_rx_analogreset | 选择接收器是否听从ADME rx_analogreset寄存器或者rx_analogreset端口。1'b1表明接收器听从ADME rx_analogreset寄存器。 |
0x2E2[5] | RW | override_rx_digitalreset | 选择接收器是否听从ADME rx_digitalreset寄存器或者rx_digitalreset端口。1'b1表明接收器听从ADME rx_digitalreset寄存器。 |
0x2E2[6] | RW | override_tx_analogreset | 选择接收器是否听从ADME tx_analogreset寄存器或者tx_analogreset端口。1'b1表明接收器听从ADME tx_analogreset寄存器。 |
0x2E2[7] | RW | override_tx_digitalreset | 选择接收器是否听从ADME tx_digitalreset寄存器或者tx_digitalreset端口。1'b1表明接收器听从ADME tx_digitalreset寄存器。 |
地址 | 类型 | 寄存器 | 说明 |
---|---|---|---|
0x280[0] | RO | rx_is_lockedtodata | 显示了当前通道的rx_is_lockedtodata信号的状态。1'b1表明接收器锁定到输入数据。 |
0x280[1] | RO | rx_is_lockedtoref | 显示了当前通道的rx_is_lockedtoref信号的状态。1'b1表明接收器锁定到参考时钟。 |
0x281[0] | RO | tx_cal_busy | 显示了发送器校准状态的情况。1'b1表明发送器校准正在进行中。 |
0x281[1] | RO | rx_cal_busy | 显示了接收器校准状态的情况。1'b1表明接收器校准正在进行中。 |
0x281[2] | RO | avmm_busy | 显示了内部配置总线仲裁的状态。1’b1表明PreSICE对内部配置总线具有控制。1'b0表明用户对内部配置总线具有控制。有关详细信息,请参考仲裁部分。有关校准寄存器和执行用户重校准的详细信息,请参考校准章节。 |
下面的控制和状态寄存器适用于PLL IP内核。
地址 | 类型 | 寄存器 | 说明 |
---|---|---|---|
0x2E0[0] | RW | pll_powerdown | 设置Override时,驱动PLL powerdown。 |
0x2E0[1] | RW | override_pll_powerdown | 选择接收器是否听从ADME pll_powerdown寄存器或者pll_powerdown端口。1'b1表明接收器将会听从ADME pll_powerdown。 |
地址 | 类型 | 寄存器 | 说明 |
---|---|---|---|
0x280[0] | RO | pll_locked | 表明PLL被锁定。1'b1表明PLL被锁定。 |
0x280[1] | RO | pll_cal_busy | 表明校准状态。1'b1表明PLL当前被校准。 |
0x280[2] | RO | avmm_busy | 显示了内部配置总线仲裁的状态。1’b1表明PreSICE对内部配置总线具有控制。1'b0表明用户对内部配置总线具有控制。有关详细信息,请参考仲裁部分。 |
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