Intel® Arria® 10收发器PHY用户指南

ID 683617
日期 11/06/2017
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2.4.3. PMA参数

您可以对以下类型的PMA参数指定值:

TX PMA
  • TX绑定选项
  • TX PLL选项
  • TX PMA可选端口
RX PMA
  • RX CDR选项
  • 均衡
  • RX PMA可选端口
表 11.  TX绑定选项
参数 说明
TX channel bonding mode

Not bonded

PMA only bonding

PMA and PCS bonding

选择用于指定通道的绑定模式。绑定通道使用一个TX PLL生成一个驱动多个通道的时钟,从而减少通道到通道偏移。可使用以下选项:

Not bonded:在non-bonded配置下,只有高速串行时钟应该从TX PLL连接到Native PHY IP内核。收发器通道中的本地时钟生成模块(CGB)生成低速并行时钟。对于non-bonded配置,由于通道彼此无关联,并且反馈路径是PLL内部内,因此不能计算通道之间的偏斜。

PMA only bonding:在PMA bonding中,高速串行时钟从发送器PLL布线到主CGB。主CGB生成高速和低并行时钟,每个通道的本地CGB被旁路。请参考通道绑定部分获得更多信息。

PMA and PCS bonding:在PMA and PCS bonded配置下,每个通道中的本地CGB被旁路,由主CGB生成的并行时钟用于对网络提供时钟。主CGB生成高速及低速时钟。主通道生成PCS控制信号并通过控制板模块分布到其他通道。

默认值是Not bonded

关于详细信息,请参考PLL和时钟网络章节中的通道绑定部分。
PCS TX channel bonding master Auto, 0 to <number of channels> -1

指定PCS绑定配置的主PCS通道。通过绑定配置的每个Native PHY IP内核实例必须指定一个bonding master。如果您选择Auto,Native PHY IP内核会自动选择一个建议的通道。

默认值是Auto。关于TX channel bonding master的详细信息,请参考PLL和时钟网络章节。

Actual PCS TX channel bonding master 0 to <number of channels> -1

根据您选择的PCS TX channel bonding master参数自动选择此参数值。表明对PCS bonded配置所选择的主PCS通道。

表 12.  TX PLL选项
参数 说明
TX local clock division factor

1, 2, 4, 8

指定收发器通道中分频器的值,分频TX PLL输出时钟以生成并行和串行时钟的正确频率。

Number of TX PLL clock inputs per channel

1, 2, 3 , 4

指定每个通道的TX PLL时钟输入的数量。如果想在TX PLL时钟源之间进行动态切换时,那么使用此参数。最多4个输入源。

Initial TX PLL clock input selection

0 to <number of TX PLL clock inputs> -1

指定最初选择的TX PLL时钟输入。如果要在多个TX PLL时钟输入之间进行切换,那么要使用此参数。
表 13.  TX PMA可选端口
参数 说明
Enable tx_pma_analog_reset_ack port On/Off 使能可选的tx_pma_analog_reset_ack输出端口。此端口不应用于寄存器模式数据传输。
Enable tx_pma_clkout port On/Off 使能可选的tx_pma_clkout输出时钟。这是来自TX PMA的低速并行时钟。此时钟来自串化器,由PCS/PMA接口模块驱动。24
Enable tx_pma_div_clkout port On/Off 使能可选的tx_pma_div_clkout输出时钟。此时钟由串化器生成。此时钟可用于驱动内核逻辑,驱动FPGA - 收发器接口。

如果tx_pma_div_clkout division factor指定为1或2,那么此时钟输出产生自PMA并行时钟。如果tx_pma_div_clkout division factor指定为33,40或66,那么此时钟输出产生自PMA高串行时钟。 当与TX FIFO连接的接口运行在一个不同于PMA并行时钟频率的速率上时(例如,66:40应用),通常使用此时钟。

tx_pma_div_clkout division factor Disabled, 1, 2, 33, 40, 66 使能时,对tx_pma_div_clkout输出时钟选择分频因子。25
Enable tx_pma_iqtxrx_clkout port On/Off 使能可选的tx_pma_iqtxrx_clkout输出时钟。此时钟可以用于级联TX PMA输出时钟到PLL的输入。
Enable tx_pma_elecidle port On/Off 使能tx_pma_elecidle端口。当置位此端口时,发送器被强制进入电气空闲状态。当收发器被配置用于PCI Express*时,此端口不起作用。
Enable tx_pma_qpipullup port (QPI) On/Off 使能tx_pma_qpipullup控制输入端口。仅对Quick Path Interconnect (QPI)应用使用此端口。
Enable tx_pma_qpipulldn port (QPI) On/Off 使能tx_pma_qpipulldn控制输入端口。仅对QPI应用使用此端口。
Enable tx_pma_txdetectrx port (QPI) On/Off 使能tx_pma_txdetectrx控制输入端口。 TX PMA中的接收器检测模块检测通道另一端是否有收发器。接收到tx_pma_txdetectrx请求后,接收器检测模块启动检测进程。仅在QPI应用中使用此端口。
Enable tx_pma_rxfound port (QPI) On/Off 使能tx_pma_rxfound状态输出端口。TX PMA中的接收器检测模块通过使用tx_pma_txdetectrx输入检测通道另一端是否有收发器。tx_pma_rxfound端口报告检测操作的状态。仅在QPI应用中使用此端口。
Enable rx_seriallpbken port On/Off 使能可选的rx_seriallpbken控制输入端口。此信号的置位使能了收发器中的TX到RX串行环回路径。这是一个异步输入信号。
表 14.  RX CDR选项
参数 说明
Number of CDR reference clocks 1 - 5

指定CDR参考时钟的数量,最多5个。

默认值为1。

当要动态重配置CDR参考时钟源时使用此功能。

Selected CDR reference clock 0 to <number of CDR reference clocks> -1

指定初始CDR参考时钟。此参数决定了使用的CDR参考时钟数。

默认值是0。

Selected CDR reference clock frequency < data rate dependent > 指定CDR参考时钟频率。此值取决于所指定的数据速率。
PPM detector threshold

100

300

500

1000

指定CDR的PPM阈值。如果输入串行数据与CDR参考时钟之间的PPM超出此阈值,那么CDR失锁。

默认值是1000。

表 15.  均衡
参数 说明
CTLE adaptation mode

Manual

指定连续时间线性均衡(CTLE)操作模式。

在手动(manual)模式下,通过Assignment Editor设置CTLE选项,或者修改Quartus设置文件(.qsf),或者使用Avalon Memory-Mapped (Avalon-MM)接口写入配置寄存器。

关于CTLE体系结构的更多信息,请参考 Arria® 10 收发器体系结构章节中的连续时间线性均衡 (CTLE)部分。关于支持的自适应模式的更多信息,请参考如何使能CTLE和DFE

DFE adaptation mode

Adaptation enabled

Manual, Disabled

指定RX PMA中判决反馈均衡(DFE)模块的操作模式。

默认值是Disabled

在手动(manual)模式下,您可以通过Assignment Editor设置DFE选项,或者修改Quartus设置文件(.qsf),或者使用Avalon-MM接口写入重配置寄存器。

关于DFE的详细信息,请参考 Arria® 10 收发器 PHY体系结构章节中的判定反馈均衡 (DFE)部分。关于所支持的自适应模式的详细信息,请参考如何使能CTLE和DFE

Number of fixed DFE taps 3, 7 , 11 指定固定DFE抽头的数量。根据发送通道损失和所需的均衡类型来选择抽头的数量。
表 16.  RX PMA可选端口
参数 说明
Enable rx_analog_reset_ack port On/Off 使能可选的rx_analog_reset_ack输出。此端口不应用于寄存器模式数据传输。
Enable rx_pma_clkout port On/Off 使能可选的rx_pma_clkout输出时钟。此端口是从RX时钟数据恢复(CDR)恢复的并行时钟。26
Enable rx_pma_div_clkout port On/Off 使能可选的rx_pma_div_clkout输出时钟。此时钟由串化器生成。您可以使用此时钟驱动内核逻辑,RX PCS到FPGA(RX PCS-to-FPGA)架构接口或两者。

如果rx_pma_div_clkout分频因子指定为1或2,那么此时钟输出产生自PMA并行时钟。 如果rx_pma_div_clkout分频因子指定为33,40或66,那么此时钟输出产生自PMA串行时钟。 当与RX FIFO连接的接口运行在一个不同于PMA并行时钟频率的速率上时(例如,66:40应用),通常使用此时钟。

rx_pma_div_clkout division factor Disabled, 1, 2, 33, 40, 66 使能时对rx_pma_div_clkout输出时钟选择分频因子。 27
Enable rx_pma_iqtxrx_clkout port On/Off 使能可选的rx_pma_iqtxrx_clkout输出时钟。此时钟可以用于级联RX PMA输出到PLL的输入。
Enable rx_pma_clkslip port On/Off 使能可选的rx_pma_clkslip控制输入端口。此时钟的一个上升沿会导致RX串行器滑移串行数据一个时钟周期,或者2个单位间隔(UI)。
Enable rx_pma_qpipulldn port (QPI) On/Off 使能rx_pma_qpipulldn控制输入端口。仅在QPI应用中使用此端口。
Enable rx_is_lockedtodata port On/Off 使能可选的rx_is_lockedtodata状态输出端口。此信号表明RX CDR当前处于lock to data模式,或者试图锁定到输入数据流。这是一个异步输出信号。
Enable rx_is_lockedtoref port On/Off 使能可选的rx_is_lockedtoref状态输出端口。此信号表明RX CDR当前锁定到CDR参考时钟。这是一个异步输出信号。
Enable rx_set_lockedtodata port and rx_set_lockedtoref ports On/Off 使能可选的rx_set_lockedtodatarx_set_lockedtoref控制输入端口。您可以使用这些控制端口手动控制RX CDR的锁定模式。这些都是异步输入信号。
Enable rx_seriallpbken port On/Off 使能可选的rx_seriallpbken控制输入端口。此信号置位使能了收发器中的TX到RX串行环回路径。这是一个异步输入信号。
Enable PRBS (Pseudo Random Bit Sequence) verifier control and status port On/Off 使能可选的rx_prbs_errrx_prbs_clrrx_prbs_done控制端口。这些端口控制和获取内部PRBS验证器的状态。
24 此时钟不应该用于钟控 FPGA收发器接口。此时钟可以用作外部时钟清理的参考时钟。
25 默认值为Disabled
26 此时钟不应该用于钟控 FPGA收发器接口。此时钟可以用作外部时钟清理的参考时钟。
27 默认值为Disabled