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2.7.1. PIPE的收发器通道数据通路
2.7.2. 所支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP参数内核设置
2.7.7. PIPE的ATX PLL IP参数内核设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中低延时
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
6.1. 重新配置通道和 PLL 模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多种重配置设置档
6.5. 嵌入重配置流光器
6.6. 仲裁
6.7. 动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP内核指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改 PMA 模拟参数
6.13. 端口和参数
6.14. 在多个IP模块之中动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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2.7.2.1.7. Gen1和Gen2时钟补偿
PIPE 0 ppm
按照PIPE规范,Arria 10接收器通道配备速率匹配FIFO,对上游发送器与本地接收器时钟之间高达±300 ppm的小时钟频率差异进行补偿。
请考虑以下PIPE时钟补偿的指导原则:
- 在一个SKP有序集中插入或删除一个SKP符号。
- 删除后对SKP中的SKP符号的数量采取最小限制。删除后有序集可能有一个空的COM情况。
- 插入后,对SKP有序集中的SKP符号的数量采取最大限制。插入后,一个有序集可能有5个以上的符号。
- 在INSERT/DELETE情况下:插入或删除发生时,标志状态出现在SKP有序集的COM符号上。
- 在FULL/EMPTY情况下:标志状态出现在字符被插入或删除的地方。
注: 当PIPE接口开启时,它将标志值转换成相应的pipe_rx_status信号。
- PIPE模式也有一个“0 ppm”配置选项,可在同步系统中使用。Rate Match FIFO Block在此配置下不会进行任何的时钟补偿 ,但将最小化时延。
图 92. 速率匹配删除此图显示了在两个/K28.0/ SKP符号必须被删除的情况下的一个速率匹配删除的实例。每个接收的SKP有序集中只能删除一个/K28.0/ SKP符号。
图 93. 速率匹配插入 此图显示了在SKP符号必须被插入的情况下的速率匹配插入的一个实例。每个接收的SKP有序集中只能插入一个/K28.0/ SKP符号。
图 94. 速率匹配FIFO满PIPE模式下的速率匹配FIFO自动删除那些使FIFO变满的数据字节,并且驱动pipestatus[2:0] = 3'b101同步到下一个数据字节。下图显示了PIPE模式下的速率匹配FIFO满条件。 在接收到D4后,速率匹配FIFO变满。
图 95. 速率匹配FIFO空速率匹配FIFO自动在导致FIFO变空的数据字节后面插入/K30.7/ (9'h1FE),并驱动pipestatus[2:0] = 3'b110同步到被插入的/K30.7/ (9'h1FE)。下图显示了PIPE模式下速率匹配FIFO空条件。在读出数据字节D3后,速率匹配FIFO变空。
PIPE模式也有一个"0 ppm"配置选项,用于同步系统中。Rate Match FIFO Block在此配置下不会进行任何的时钟补偿,但将最小化时延。