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2.7.1. PIPE的收发器通道数据通路
2.7.2. 所支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP参数内核设置
2.7.7. PIPE的ATX PLL IP参数内核设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中低延时
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
6.1. 重新配置通道和 PLL 模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多种重配置设置档
6.5. 嵌入重配置流光器
6.6. 仲裁
6.7. 动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP内核指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改 PMA 模拟参数
6.13. 端口和参数
6.14. 在多个IP模块之中动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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2.6.5.2.1. 参数设置
您可以通过在 Intel® Quartus® Prime软件的参数编辑器中指定参数来定制PHY IP内核。参数编辑器仅使能那些适合所选速度的参数。
名称 |
值 |
说明 |
---|---|---|
Speed | 2.5G 1G/2.5G 1G/2.5G/5G/10G |
PHY的运行速度。 |
Enable IEEE 1588 Precision Time Protocol | On, Off | 选择此参数,使PHY对MAC提供延迟信息。如果MAC使能IEEE 1588v2功能,那么MAC需要此信息。 仅对2.5G和1G/2.5G使能此参数。 |
Connect to MGBASE-T PHY | On, Off | 如果外部PHY是MGBASE-T兼容的,则选择此选项。 对于2.5G,1G/2.5G和1G/2.5G/10G (MGBASE-T)模式使能此参数。 |
Connect to NBASE-T PHY | On, Off | 如果外部PHY是NBASE-T 兼容的,则选择此选项。 对于1G/2.5G/5G/10G (USXGMII)模式使能此参数。 |
PHY ID (32 bit) | 32-bit value | 一个可选的32-bit唯一标识符:
若不使用,则不要修改默认值0x00000000。 |
Reference clock frequency for 10 GbE (MHz) | 322.265625, 644.53125 | 指定10GbE的参考时钟的频率。 |
Selected TX PMA local clock division factor for 1 GbE | 1, 2, 4, 8 | 此参数是1G模式的本地时钟分频因子,直接被映射到Native PHY IP Core GUI选项。 |
Selected TX PMA local clock division factor for 2.5 GbE | 1, 2 | 此参数是2.5G模式的本地时钟分频因子,直接被映射到Native PHY IP Core GUI选项。 |
Enable Altera Debug Master Endpoint | On, Off | 在Native PHY and TX PLL IP参数编辑器中可用。使能时,Altera Debug Master Endpoint (ADME)被例化,可以对Native PHY的Avalon-MM接口进行访问。您可以使用基于ADME的System Console访问某些测试和调试功能。关于ADME的详细信息,请参考嵌入式调试特性部分。 |
Enable capability registers | On, Off | 在Native PHY and TX PLL IP参数编辑器中可用。使能功能寄存器。这些寄存器提供关于收发器通道/PLL的配置的高级信息。 |
Set user-defined IP identifier | User-specified | 在Native PHY and TX PLL IP参数编辑器中可用。设置用户定义的数字标识符,当功能寄存器使能时,可以从user_identifier offset读取这些数字标识符。 |
Enable control and status registers | On, Off | 在Native PHY and TX PLL IP参数编辑器中可用。使能软核寄存器,通过ADME或重配置接口读取PHY /PLL接口上的状态信号和写入控制信号。 |
Enable PRBS soft accumulators | On, Off | 仅在Native PHY IP参数编辑器中可用。使能软核逻辑,当使用 硬核PRBS generator和checker时执行PRBS比特和错误累加。 |
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