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2.7.1. PIPE的收发器通道数据通路
2.7.2. 所支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP参数内核设置
2.7.7. PIPE的ATX PLL IP参数内核设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中低延时
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
6.1. 重新配置通道和 PLL 模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多种重配置设置档
6.5. 嵌入重配置流光器
6.6. 仲裁
6.7. 动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP内核指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改 PMA 模拟参数
6.13. 端口和参数
6.14. 在多个IP模块之中动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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2.7.2.2.2. 速率切换
此部分概述如何在PIPE Gen1 (2.5 Gbps)、Gen2 (5.0 Gbps)和Gen3 (8.0 Gbps)模式之间自动切换速率。
在Arria 10器件中,有一个与Standard PCS和Gen3 PCS通用的ASN模块,位于PMA PCS接口,用于处理所有的PIPE速度变化。当请求速率切换时,PIPE接口时钟速率被调整以匹配数据吞吐量。
PCIe* Gen3 Capability Mode Enabled | Gen1 | Gen2 | Gen3 |
---|---|---|---|
通道数据速率 | 2.5 Gbps | 5 Gbps | 8 Gbps |
PCS时钟频率 | 250 MHz | 500 MHz | 250 MHz |
FPGA架构IP时钟频率 | 62.5 MHz | 125 MHz | 250 MHz |
PIPE接口宽度 | 32-bit | 32-bit | 32-bit |
pipe_rate [1:0] | 2'b00 | 2'b01 | 2'b10 |
速率切换变更下面的模块级图显示ASN与8G PCS和Gen3 PCS之间的高级连接。
Gen1、Gen2和Gen3之间的速度切换顺序如下所示:
- 在FPGA架构中实现的PHY-MAC层通过pipe_rate[1:0]请求速率变化。
- ASN模块等待相位补偿FIFO刷出数据。然后,ASN模块会对PCS复位进行置位。
- ASN对Standard PCS和Gen3 PCS置位时钟关闭信号以动态关闭时钟。
- 当速率切换到Gen3速度或者从Gen3速度切换到其他速度时,ASN会对时钟和数据多路复用器选择信号进行置位。
- ASN使用一个pipe_sw[1:0]输出信号来发送速率变更请求到PMA。
- ASN继续监控PMA上的pipe_sw_done[1:0]输入信号。
- ASN接收到pipe_sw_done[1:0]信号后置低时钟关闭信号来释放该时钟。
- ASN置低PCS复位。
- ASN向PHY-MAC接口发送速度切换完成信号。这是通过向PHY-MAC接口发送pipe_phy_status信号来完成的。
速度变化顺序