Intel® Arria® 10收发器PHY用户指南

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ID 683617
日期 11/06/2017
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1. Arria® 10 收发器PHY概述 2. 实现Arria 10收发器中的协议 3. PLL和时钟网络 4. 复位收发器通道 5. Arria 10 收发器 PHY 体系结构 6. 重配置接口和动态重配置 7. 校准 8. 模拟参数设置 9. 当前版本的文档修订历史
1. Arria® 10 收发器PHY概述 x
1.1. 器件收发器的布局 1.2. 收发器 PHY 体系结构概述 1.3. 校准
1.1. 器件收发器的布局 x
1.1.1. Arria® 10 GX器件收发器的布局 1.1.2. Arria® 10 GT器件收发器的布局 1.1.3. Arria® 10 GX和GT器件的封装详情 1.1.4. Arria® 10 SX器件收发器的布局 1.1.5. Arria® 10 SX器件的封装详情
1.2. 收发器 PHY 体系结构概述 x
1.2.1. 收发器 Bank 的体系结构 1.2.2. PHY 层收发器组件 1.2.3. 收发器锁相环 1.2.4. 时钟生成模块 (CGB)
1.2.2. PHY 层收发器组件 x
1.2.2.1. GX 收发器通道 1.2.2.2. GT 收发器通道
1.2.3. 收发器锁相环 x
1.2.3.1. 高级发送 (ATX) PLL 1.2.3.2. 小数分频 PLL (fPLL) 1.2.3.3. 通道 PLL (CMU/CDR PLL)
2. 实现Arria 10收发器中的协议 x
2.1. 收发器设计IP模块 2.2. 收发器设计流程 2.3. Arria® 10 收发器协议和PHY IP支持 2.4. 使用 Arria® 10 收发器Native PHY IP内核 2.5. Interlaken 2.6. Ethernet 2.7. PCI Express* (PIPE) 2.8. CPRI 2.9. 其它协议 2.10. 仿真收发器Native PHY IP内核
2.2. 收发器设计流程 x
2.2.1. 选择和例化PHY IP内核 2.2.2. 配置PHY IP内核 2.2.3. 生成PHY IP内核 2.2.4. 选择PLL IP内核 2.2.5. 配置PLL IP内核 2.2.6. 生成PLL IP内核 2.2.7. 复位控制器 2.2.8. 创建重配置逻辑 2.2.9. 连接PHY IP到PLL IP内核和复位控制器 2.2.10. 连接数据通路 2.2.11. 进行模拟参数设置 2.2.12. 编译设计 2.2.13. 验证设计的功能性
2.4. 使用 Arria® 10 收发器Native PHY IP内核 x
2.4.1. 预置(Preset) 2.4.2. 普通参数和数据通路参数 2.4.3. PMA参数 2.4.4. 增强型PCS参数 2.4.5. 标准PCS参数 2.4.6. PCS Direct 2.4.7. 动态重配置参数 2.4.8. PMA端口 2.4.9. 增强型PCS端口 2.4.10. 标准PCS端口 2.4.11. IP内核文件位置 2.4.12. 未使用的收发器RX通道 2.4.13. 不支持的特性
2.4.9. 增强型PCS端口 x
2.4.9.1. 增强型PCS TX和RX控制端口
2.5. Interlaken x
2.5.1. 元帧格式和成帧层控制字 2.5.2. Interlaken配置时钟和绑定 2.5.3. 如何在Arria 10收发器中实现Interlaken 2.5.4. 设计实例 2.5.5. Interlaken的Native PHY IP参数设置
2.5.2. Interlaken配置时钟和绑定 x
2.5.2.1. xN时钟绑定方案 2.5.2.2. TX多通道绑定和RX多通道去偏斜对齐状态机
2.5.2.2. TX多通道绑定和RX多通道去偏斜对齐状态机 x
2.5.2.2.1. TX FIFO软绑定 2.5.2.2.2. RX多通道FIFO去偏斜状态机
2.6. Ethernet x
2.6.1. 千兆以太网(GbE)和采用IEEE 1588v2的GbE 2.6.2. 10GBASE-R、采用IEEE 1588v2的10GBASE-R和具有FEC的10GBASE-R种类 2.6.3. 10GBASE-KR PHY IP Core 2.6.4. 1-Gigabit/10-Gigabit Ethernet (GbE) PHY IP内核 2.6.5. 1G/2.5G/5G/10G多速率以太网PHY IP内核 2.6.6. XAUI PHY IP内核 2.6.7. 缩略语
2.6.1. 千兆以太网(GbE)和采用IEEE 1588v2的GbE x
2.6.1.1. GbE和采用IEEE 1588v2的GbE的8B/10B编码 2.6.1.2. GbE和采用IEEE 1588v2的GbE的字对齐 2.6.1.3. GbE和采用IEEE 1588v2的GbE的8B/10B解码 2.6.1.4. GbE的速率匹配FIFO 2.6.1.5. 如何在 Arria® 10 收发器中实现GbE和采用IEEE 1588v2的GbE 2.6.1.6. GbE和采用IEEE 1588v2的GbE的Native PHY IP参数设置
2.6.1.1. GbE和采用IEEE 1588v2的GbE的8B/10B编码 x
2.6.1.1.1. GbE和采用IEEE 1588v2的GbE中的8B/10B编码器复位条件
2.6.2. 10GBASE-R、采用IEEE 1588v2的10GBASE-R和具有FEC的10GBASE-R种类 x
2.6.2.1. 10GBASE-R中的XGMII时钟方案 2.6.2.2. 如何在Arria 10收发器中实现10GBASE-R、采用IEEE 1588v2的10GBASE-R和具有FEC的10GBASE-R 2.6.2.3. 10GBASE-R、采用IEEE 1588v2的10GBASE-R和具有FEC的10GBASE-R的Native PHY IP参数设置 2.6.2.4. 10GBASE-R和采用IEEE 1588v2的10GBASE-R收发器配置的Native PHY IP端口
2.6.2.1. 10GBASE-R中的XGMII时钟方案 x
2.6.2.1.1. TX FIFO和RX FIFO
2.6.3. 10GBASE-KR PHY IP Core x
2.6.3.1. 10GBASE-KR PHY版本信息 2.6.3.2. 10GBASE-KR PHY的性能和资源使用情况 2.6.3.3. 10GBASE-KR功能说明 2.6.3.4. 参数化10GBASE-KR PHY 2.6.3.5. 10GBASE-KR PHY接口 2.6.3.6. Avalon-MM寄存器接口 2.6.3.7. 创建10GBASE-KR设计方案 2.6.3.8. 设计示例 2.6.3.9. 仿真支持
2.6.3.4. 参数化10GBASE-KR PHY x
2.6.3.4.1. 常规选项 2.6.3.4.2. 10GBASE-R参数 2.6.3.4.3. 10GBASE-KR自动协商和链路训练参数 2.6.3.4.4. 10GBASE-KR可选参数 2.6.3.4.5. 速度检测参数
2.6.3.5. 10GBASE-KR PHY接口 x
2.6.3.5.1. 时钟和复位接口 2.6.3.5.2. 数据接口 2.6.3.5.3. 到标准SDR XGMII数据的XGMII映射 2.6.3.5.4. 串行数据接口 2.6.3.5.5. 控制和状态接口 2.6.3.5.6. 动态重配置接口
2.6.3.6. Avalon-MM寄存器接口 x
2.6.3.6.1. 10GBASE-KR PHY寄存器定义 2.6.3.6.2. 硬核收发器PHY寄存器 2.6.3.6.3. 増强型PCS寄存器 2.6.3.6.4. PMA寄存器
2.6.4. 1-Gigabit/10-Gigabit Ethernet (GbE) PHY IP内核 x
2.6.4.1. 1G/10GbE PHY发布信息 2.6.4.2. 1G/10GbE PHY的性能和资源使用情况 2.6.4.3. 1G/10GbE PHY功能说明 2.6.4.4. 时钟和复位接口 2.6.4.5. 参数化1G/10GbE PHY 2.6.4.6. 1G/10GbE PHY接口 2.6.4.7. Avalon-MM寄存器接口 2.6.4.8. 创建一个1G/10GbE设计 2.6.4.9. 设计指南 2.6.4.10. 通道布局指南 2.6.4.11. 设计实例 2.6.4.12. 仿真支持 2.6.4.13. TimeQuest时序约束
2.6.4.5. 参数化1G/10GbE PHY x
2.6.4.5.1. 常规选项 2.6.4.5.2. 10GBASE-R参数 2.6.4.5.3. 10M/100M/1Gb Ethernet参数 2.6.4.5.4. 速度检测参数 2.6.4.5.5. PHY模拟参数
2.6.4.6. 1G/10GbE PHY接口 x
2.6.4.6.1. 时钟和复位接口 2.6.4.6.2. 数据接口 2.6.4.6.3. 到标准SDR XGMII数据的XGMII映射 2.6.4.6.4. GMII接口 2.6.4.6.5. 串行数据接口 2.6.4.6.6. 控制和状态接口 2.6.4.6.7. MII 2.6.4.6.8. 动态重配置接口
2.6.4.7. Avalon-MM寄存器接口 x
2.6.4.7.1. 寄存器定义 2.6.4.7.2. 硬核收发器PHY寄存器 2.6.4.7.3. 増强型PCS寄存器 2.6.4.7.4. Arria 10 GMII PCS寄存器 2.6.4.7.5. PMA寄存器 2.6.4.7.6. 速度切换汇总
2.6.5. 1G/2.5G/5G/10G多速率以太网PHY IP内核 x
2.6.5.1. 关于1G/2.5G/5G/10G多速率以太网PHY IP内核 2.6.5.2. 使用IP内核 2.6.5.3. 配置寄存器 2.6.5.4. 接口信号
2.6.5.1. 关于1G/2.5G/5G/10G多速率以太网PHY IP内核 x
2.6.5.1.1. 特性 2.6.5.1.2. 发布信息 2.6.5.1.3. 器件系列支持 2.6.5.1.4. 资源使用
2.6.5.2. 使用IP内核 x
2.6.5.2.1. 参数设置 2.6.5.2.2. 时序约束 2.6.5.2.3. 改变PHY的速度
2.6.5.3. 配置寄存器 x
2.6.5.3.1. 寄存器映射 2.6.5.3.2. 定义：寄存器访问
2.6.5.4. 接口信号 x
2.6.5.4.1. 时钟和复位信号 2.6.5.4.2. 操作模式和速度信号 2.6.5.4.3. GMII信号 2.6.5.4.4. XGMII信号 2.6.5.4.5. 状态信号 2.6.5.4.6. 串行接口信号 2.6.5.4.7. 收发器状态和重配置信号 2.6.5.4.8. Avalon-MM接口信号
2.6.6. XAUI PHY IP内核 x
2.6.6.1. XAUI配置中的收发器数据通道 2.6.6.2. XAUI支持的特性 2.6.6.3. XAUI PHY发布信息 2.6.6.4. XAUI PHY器件系列支持 2.6.6.5. XAUI配置中的收发器时钟和通道布局指南 2.6.6.6. XAUI PHY性能和资源使用情况 2.6.6.7. 参数化XAUI PHY 2.6.6.8. XAUI PHY端口 2.6.6.9. XAUI PHY接口 2.6.6.10. XAUI PHY寄存器接口和寄存器说明 2.6.6.11. XAUI PHY TimeQuest SDC约束
2.6.6.7. 参数化XAUI PHY x
2.6.6.7.1. XAUI PHY常规参数 2.6.6.7.2. XAUI PHY高级选项参数
2.6.6.9. XAUI PHY接口 x
2.6.6.9.1. SDR XGMII TX接口 2.6.6.9.2. SDR XGMII RX接口 2.6.6.9.3. 收发器串行数据接口 2.6.6.9.4. XAUI PHY时钟、复位和断电接口 2.6.6.9.5. XAUI PHY PMA通道控制器接口 2.6.6.9.6. XAUI PHY可选的PMA控制和状态接口
2.7. PCI Express* (PIPE) x
2.7.1. PIPE的收发器通道数据通路 2.7.2. 所支持的PIPE特性 2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL 2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE) 2.7.5. PIPE的Native PHY IP参数设置 2.7.6. PIPE的fPLL IP参数内核设置 2.7.7. PIPE的ATX PLL IP参数内核设置 2.7.8. PIPE的Native PHY IP端口 2.7.9. PIPE的fPLL端口 2.7.10. PIPE的ATX PLL端口 2.7.11. 到TX去加重的预置映射 2.7.12. 如何对PIPE配置布局通道 2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡 2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.7.2. 所支持的PIPE特性 x
2.7.2.1. Gen1/Gen2特性 2.7.2.2. Gen3特性
2.7.2.1. Gen1/Gen2特性 x
2.7.2.1.1. Gen1 (2.5 Gbps)与Gen2 (5 Gbps)之间的动态切换 2.7.2.1.2. 发送器电路空闲生成 2.7.2.1.3. 电源状态管理 2.7.2.1.4. 兼容码型传输支持的8B/10B编码器的使用情况 2.7.2.1.5. 接收器状态 2.7.2.1.6. 接收器检测 2.7.2.1.7. Gen1和Gen2时钟补偿 2.7.2.1.8. PCIe*反向并行环回
2.7.2.2. Gen3特性 x
2.7.2.2.1. 自动速度协商 2.7.2.2.2. 速率切换 2.7.2.2.3. Gen3发送器电路空闲生成 2.7.2.2.4. Gen3时钟补偿 2.7.2.2.5. Gen3电源状态管理 2.7.2.2.6. CDR控制 2.7.2.2.7. 变速器
2.7.12. 如何对PIPE配置布局通道 x
2.7.12.1. 绑定配置中的主通道
2.8. CPRI x
2.8.1. CPRI的收发器通道数据通路和时钟 2.8.2. CPRI支持的特性 2.8.3. CPRI的手动模式下的字对齐器 2.8.4. 如何在 Arria® 10 收发器中实现CPRI 2.8.5. CPRI的Native PHY IP参数设置
2.8.1. CPRI的收发器通道数据通路和时钟 x
2.8.1.1. CPRI的TX PLL选择 2.8.1.2. 自动协商
2.8.2. CPRI支持的特性 x
2.8.2.1. CPRI确定性延迟模式下的字对齐器
2.8.2.1. CPRI确定性延迟模式下的字对齐器 x
2.8.2.1.1. 发送器和接收器延迟
2.9. 其它协议 x
2.9.1. 使用Enhanced PCS的'Basic (Enhanced PCS)'和'Basic with KR FEC' 配置 2.9.2. 使用标准PCS的基本/自定义协议和带有速率匹配配置的基本/自定义协议 2.9.3. 实现Arria 10 GT通道的设计考量 2.9.4. 如何实现PCS Direct收发器配置规则
2.9.1. 使用Enhanced PCS的'Basic (Enhanced PCS)'和'Basic with KR FEC' 配置 x
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则 2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置 2.9.1.3. 如何在Basic Enhanced PCS中低延时 2.9.1.4. Enhanced PCS FIFO操作 2.9.1.5. TX Data Bitslip(TX数据比特滑移) 2.9.1.6. TX数据极性反转 2.9.1.7. RX Data Bitslip(RX数据比特滑移) 2.9.1.8. RX数据极性反转
2.9.2. 使用标准PCS的基本/自定义协议和带有速率匹配配置的基本/自定义协议 x
2.9.2.1. 字对齐器手动模式 2.9.2.2. 字对齐器同步状态机模式 2.9.2.3. RX比特滑移 2.9.2.4. RX极性反转 2.9.2.5. RX比特反转 2.9.2.6. RX字节反转 2.9.2.7. 基本（单宽度）模式下的速率匹配FIFO 2.9.2.8. 速率匹配FIFO基本(双宽度)模式 2.9.2.9. 8B/10B编码器和解码器 2.9.2.10. 8B/10B TX差异控制 2.9.2.11. 如何在基本模式下使能低延时 2.9.2.12. TX比特滑移 2.9.2.13. TX极性倒转 2.9.2.14. TX比特反转 2.9.2.15. TX字节反转 2.9.2.16. 如何在 Arria® 10 收发器中实现Basic，Basic with Rate Match收发器配置规则 2.9.2.17. Basic，Basic with Rate Match配置的Native PHY IP参数设置
2.9.3. 实现Arria 10 GT通道的设计考量 x
2.9.3.1. 收发器PHY IP 2.9.3.2. PLL和GT收发器通道时钟线 2.9.3.3. 复位控制器 2.9.3.4. 如何使用低延时模式的Enhanced PCS来实现高于17.4 Gbps的设计 2.9.3.5. Arria 10的GT通道使用
2.10. 仿真收发器Native PHY IP内核 x
2.10.1. NativeLink仿真流程 2.10.2. Scripting IP仿真 2.10.3. 定制仿真流程
2.10.1. NativeLink仿真流程 x
2.10.1.1. 如何使用NativeLink指定一个ModelSim*仿真 2.10.1.2. 如何使用NativeLink运行一个ModelSim* RTL仿真 2.10.1.3. 如何使用NativeLink指定第三方RTL仿真器
2.10.2. Scripting IP仿真 x
2.10.2.1. 生成一个组合的仿真器设置脚本
2.10.3. 定制仿真流程 x
2.10.3.1. 如何使用仿真库编译器 2.10.3.2. 定制仿真脚本
3. PLL和时钟网络 x
3.1. PLL 3.2. 输入参考时钟源 3.3. 发送器时钟网络 3.4. 时钟生成模块 3.5. FPGA内核逻辑 - 收发器接口时钟 3.6. 发送器数据路径接口时钟 3.7. 接收器数据通路接口时钟 3.8. 未使用/空闲时钟线要求 3.9. 通道绑定 3.10. PLL反馈和级联时钟网络 3.11. 使用PLL和时钟网络
3.1. PLL x
3.1.1. 使用ATX PLL和fPLL时发送PLL的间距指南 3.1.2. ATX PLL 3.1.3. fPLL 3.1.4. CMU PLL
3.1.2. ATX PLL x
3.1.2.1. 例化ATX PLL IP核 3.1.2.2. ATX PLL IP核
3.1.3. fPLL x
3.1.3.1. 例化fPLL IP内核 3.1.3.2. fPLL IP内核
3.1.4. CMU PLL x
3.1.4.1. 例化CMU PLL IP内核 3.1.4.2. CMU PLL IP内核
3.2. 输入参考时钟源 x
3.2.1. 专用参考时钟管脚 3.2.2. 接收器输入管脚 3.2.3. 作为输入参考时钟源的PLL级联 3.2.4. 参考时钟网络 3.2.5. 作为输入参考时钟的全局时钟或内核时钟
3.3. 发送器时钟网络 x
3.3.1. x1时钟线 3.3.2. x6时钟线 3.3.3. xN 时钟线 3.3.4. GT时钟线
3.9. 通道绑定 x
3.9.1. PMA绑定 3.9.2. PMA和PCS绑定 3.9.3. 选择通道绑定方案 3.9.4. 偏移计算
3.9.1. PMA绑定 x
3.9.1.1. x6/xN绑定 3.9.1.2. PLL反馈补偿绑定
3.11. 使用PLL和时钟网络 x
3.11.1. Non-bonded配置 3.11.2. Bonded配置 3.11.3. 实现PLL级联 3.11.4. 混合和匹配实例 3.11.5. 时序收敛建议
3.11.1. Non-bonded配置 x
3.11.1.1. 实现单通道x1 Non-Bonded配置 3.11.1.2. 实现多通道x1 Non-Bonded配置 3.11.1.3. 实现多通道xN Non-Bonded配置
3.11.2. Bonded配置 x
3.11.2.1. 实现x6/xN绑定模式 3.11.2.2. 实现PLL反馈补偿绑定模式
4. 复位收发器通道 x
4.1. 何时需要复位？ 4.2. 收发器PHY实现 4.3. 如何进行复位？ 4.4. 使用收发器PHY复位控制器 4.5. 使用用户编码复位控制器 4.6. 合并状态或PLL锁定信号 4.7. Bonded PCS和PMA通道的时序约束
4.3. 如何进行复位？ x
4.3.1. Model 1: 默认模型 4.3.2. Model 2: 确认模型 4.3.3. 复位和断电信号影响的收发器模块
4.3.1. Model 1: 默认模型 x
4.3.1.1. 所建议的复位序列
4.3.1.1. 所建议的复位序列 x
4.3.1.1.1. 器件操作过程中复位发送器 4.3.1.1.2. 器件操作过程中复位接收器 4.3.1.1.3. 器件操作过程中复位收发器 4.3.1.1.4. 使用默认模式动态重配置通道
4.3.2. Model 2: 确认模型 x
4.3.2.1. 建议的复位序列
4.3.2.1. 建议的复位序列 x
4.3.2.1.1. 器件操作过程中复位发送器 4.3.2.1.2. 器件操作过程中复位接收器 4.3.2.1.3. 使用确认模型动态重配置发送器通道 4.3.2.1.4. 使用确认模式动态重配置接收器通道
4.4. 使用收发器PHY复位控制器 x
4.4.1. 参数化收发器PHY复位控制器IP 4.4.2. 收发器PHY复位控制器参数 4.4.3. 收发器PHY复位控制器接口 对于pll_select的用法示例 4.4.4. 收发器PHY复位控制器资源使用
4.5. 使用用户编码复位控制器 x
4.5.1. 用户编码复位控制器信号
5. Arria 10 收发器 PHY 体系结构 x
5.1. Arria® 10 PMA体系结构 5.2. Arria 10 Enhanced PCS 体系结构 5.3. Arria® 10 Standard PCS体系结构 5.4. Arria 10 PCI Express* Gen3 PCS体系结构
5.1. Arria® 10 PMA体系结构 x
5.1.1. 发送器 5.1.2. 接收器 5.1.3. 环回
5.1.1. 发送器 x
5.1.1.1. 串化器 5.1.1.2. 发送器缓冲器
5.1.1.2. 发送器缓冲器 x
5.1.1.2.1. 高速差分I/O 5.1.1.2.2. 可编程的输出差分电压 5.1.1.2.3. 可编程预加重 5.1.1.2.4. 配电网络(PDN)包括符号间干扰(ISI)补偿 5.1.1.2.5. 可编程的发送器片上匹配 (OCT)
5.1.2. 接收器 x
5.1.2.1. 接收器缓冲器 5.1.2.2. 时钟数据恢复 (CDR) 单元 5.1.2.3. 解串器
5.1.2.1. 接收器缓冲器 x
5.1.2.1.1. 可编程的共模电压 (VCM) 5.1.2.1.2. 可编程的差分片上匹配 (OCT) 5.1.2.1.3. 信号检测器 5.1.2.1.4. 连续时间线性均衡 (CTLE) 5.1.2.1.5. 可变增益放大器 (VGA) 5.1.2.1.6. 判定反馈均衡 (DFE) 5.1.2.1.7. 如何使能CTLE和DFE
5.1.2.2. 时钟数据恢复 (CDR) 单元 x
5.1.2.2.1. 锁定到参考(Lock-to-Reference)模式 5.1.2.2.2. 锁定到数据(Lock-to-Data)模式 5.1.2.2.3. CDR 锁定模式
5.2. Arria 10 Enhanced PCS 体系结构 x
5.2.1. 发送器数据路径 5.2.2. 接收器数据路径
5.2.1. 发送器数据路径 x
5.2.1.1. Enhanced PCS TX FIFO 5.2.1.2. Interlaken 帧生成器 5.2.1.3. Interlaken CRC-32 生成器 5.2.1.4. 64B/66B编码器和发送器状态机(TX SM) 5.2.1.5. 码型生成器 5.2.1.6. 扰频器 5.2.1.7. Interlaken 差异生成器 5.2.1.8. TX 变速器、TX Bitslip 和极性反转 5.2.1.9. KR FEC 模块
5.2.1.1. Enhanced PCS TX FIFO x
5.2.1.1.1. 相位补偿(Phase Compensation)模式 5.2.1.1.2. 寄存器(Register)模式 5.2.1.1.3. Interlaken 模式 5.2.1.1.4. 基本(Basic)模式
5.2.1.5. 码型生成器 x
5.2.1.5.1. PRBS码型生成器(在Enhanced PCS和Standard PCS之间共享) 5.2.1.5.2. 伪随机模式生成器
5.2.2. 接收器数据路径 x
5.2.2.1. RX 变速器、RX Bitslip 和极性反转 5.2.2.2. 模块同步器 5.2.2.3. Interlaken 差异检查器 5.2.2.4. 解扰器 5.2.2.5. Interlaken 帧同步器 5.2.2.6. 64B/66B解码器和发送器状态机(RX SM) 5.2.2.7. 伪随机码型验证器 5.2.2.8. 10GBASE-R 误码率 (BER) 检查器 5.2.2.9. Interlaken CRC-32 检查器 5.2.2.10. Enhanced PCS RX FIFO 5.2.2.11. RX KR FEC 模块
5.2.2.6. 64B/66B解码器和发送器状态机(RX SM) x
5.2.2.6.1. PRBS检查器
5.2.2.10. Enhanced PCS RX FIFO x
5.2.2.10.1. 相位补偿模式 5.2.2.10.2. 寄存器模式 5.2.2.10.3. Interlaken 模式 5.2.2.10.4. 10GBASE-R 模式 5.2.2.10.5. 基本模式
5.3. Arria® 10 Standard PCS体系结构 x
5.3.1. 发送器数据路径 5.3.2. 接收器数据路径
5.3.1. 发送器数据路径 x
5.3.1.1. TX FIFO (与Enhanced PCS和PCIe* Gen3 PCS共享) 5.3.1.2. 字节串化器 5.3.1.3. 8B/10B 编码器 5.3.1.4. 极性反转功能 5.3.1.5. 伪随机二进制序列 (PRBS) 生成器 5.3.1.6. TX Bit Slip
5.3.1.1. TX FIFO (与Enhanced PCS和PCIe* Gen3 PCS共享) x
5.3.1.1.1. TX FIFO 低延时模式 5.3.1.1.2. TX FIFO 寄存器模式 5.3.1.1.3. TX FIFO快速寄存器模式
5.3.1.2. 字节串化器 x
5.3.1.2.1. 绑定字节串化器 5.3.1.2.2. 字节串化器禁用模式 5.3.1.2.3. 字节串化器串化 x2 模式 5.3.1.2.4. 字节串化器串化 x4 模式
5.3.1.3. 8B/10B 编码器 x
5.3.1.3.1. 8B/10B 编码器控制代码编码 5.3.1.3.2. 8B/10B 编码器复位条件 5.3.1.3.3. 8B/10B 编码器空闲字符替换功能 5.3.1.3.4. 8B/10B 编码器当前运行差异控制功能 5.3.1.3.5. 8B/10B 编码器位反转功能 5.3.1.3.6. 8B/10B 编码器字节反转功能
5.3.2. 接收器数据路径 x
5.3.2.1. 字对齐器 5.3.2.2. RX 极性反转功能 5.3.2.3. 速率匹配 FIFO 5.3.2.4. 8B/10B 解码器 5.3.2.5. 伪随机二进制序列 (PRBS) 检查器 5.3.2.6. 字节解串器 5.3.2.7. RX FIFO (与Enhanced PCS 和PCIe* Gen3 PCS共享)
5.3.2.1. 字对齐器 x
5.3.2.1.1. 字对齐器 Bit Slip 模式 5.3.2.1.2. 字对齐器手动模式 5.3.2.1.3. 字对齐器同步状态机模式 5.3.2.1.4. 字对齐器确定性延迟模式 5.3.2.1.5. 各种字对齐器模式的字对齐器码型长度 5.3.2.1.6. 字对齐器 RX 位反转功能 5.3.2.1.7. 字对齐器 RX 字节反转功能
5.3.2.4. 8B/10B 解码器 x
5.3.2.4.1. 8B/10B 解码器控制代码编码 5.3.2.4.2. 8B/10B 解码器运行差异检查器功能
5.3.2.6. 字节解串器 x
5.3.2.6.1. 字节解串器禁用模式 5.3.2.6.2. 字节解串器解串 x2 模式 5.3.2.6.3. 字节解串器解串 x4 模式 5.3.2.6.4. 绑定字节解串器
5.3.2.7. RX FIFO (与Enhanced PCS 和PCIe* Gen3 PCS共享) x
5.3.2.7.1. RX FIFO 低延时模式 5.3.2.7.2. RX FIFO 寄存器模式
5.4. Arria 10 PCI Express* Gen3 PCS体系结构 x
5.4.1. 发送器数据路径 5.4.2. 接收器数据路径 5.4.3. PIPE 接口
5.4.1. 发送器数据路径 x
5.4.1.1. TX FIFO(与Standard PCS 和Enhanced PCS 共享) 5.4.1.2. 变速器
5.4.2. 接收器数据路径 x
5.4.2.1. 模块同步器 5.4.2.2. 速率匹配 FIFO 5.4.2.3. RX FIFO(与 Standard PCS 和 Enhanced PCS 共享)
5.4.3. PIPE 接口 x
5.4.3.1. 自动速度协商 5.4.3.2. 时钟数据恢复控制
6. 重配置接口和动态重配置 x
6.1. 重新配置通道和 PLL 模块 6.2. 与重配置接口进行交互 6.3. 配置文件 6.4. 多种重配置设置档 6.5. 嵌入重配置流光器 6.6. 仲裁 6.7. 动态重配置的建议 6.8. 执行动态重配置的步骤 6.9. 直接重配置流程 6.10. Native PHY IP或PLL IP内核指导的重配置流程 6.11. 特殊情况的重配置流程 6.12. 更改 PMA 模拟参数 6.13. 端口和参数 6.14. 在多个IP模块之中动态重配置接口合并 6.15. 嵌入式调试功能 6.16. 使用数据码型生成器和检查器 6.17. 时序收敛建议 6.18. 不支持的功能 6.19. Arria® 10 收发器寄存器映射
6.2. 与重配置接口进行交互 x
6.2.1. 从重配置接口中读取 6.2.2. 写入到重配置接口
6.11. 特殊情况的重配置流程 x
6.11.1. 切换发送器PLL 6.11.2. 切换参考时钟
6.11.2. 切换参考时钟 x
6.11.2.1. ATX 参考时钟切换 6.11.2.2. fPLL 参考时钟切换 6.11.2.3. CDR 和 CMU 参考时钟切换
6.12. 更改 PMA 模拟参数 x
6.12.1. 使用直接重配置流程更改VOD、预加重 6.12.2. 使用直接重配置流程在手动模式中更改CTLE设置 6.12.3. Triggered Adaptation模式下的CTLE设置 6.12.4. 使用直接重配置流程使能或禁用环回模式
6.15. 嵌入式调试功能 x
6.15.1. Altera调试主端点 6.15.2. 可选的重配置逻辑
6.15.2. 可选的重配置逻辑 x
6.15.2.1. 功能寄存器 6.15.2.2. 控制和状态寄存器 6.15.2.3. PRBS 软核累加器
6.16. 使用数据码型生成器和检查器 x
6.16.1. 使用PRBS数据码型生成器和检查器 6.16.2. 使用伪随机码型模式
6.16.1. 使用PRBS数据码型生成器和检查器 x
6.16.1.1. 使能non bonded设计中的PRBS数据生成器 6.16.1.2. 使能bonded设计中的PRBS数据生成器 6.16.1.3. 在non bonded设计中使能PRBS数据检查器 6.16.1.4. 在bonded设计中使能PRBS检查器 6.16.1.5. 使能PRBS码型反转
6.16.1.1. 使能non bonded设计中的PRBS数据生成器 x
6.16.1.1.1. non bonded设计中使能PRBS9和PRBS31码型生成器的实例
6.16.1.2. 使能bonded设计中的PRBS数据生成器 x
6.16.1.2.1. 在bonded设计中使能PRBS9和PRBS31码型生成器的实例
6.16.1.3. 在non bonded设计中使能PRBS数据检查器 x
6.16.1.3.1. 使能PRBS数据检查器的实例
6.16.2. 使用伪随机码型模式 x
6.16.2.1. 使能伪随机码型测试模式
7. 校准 x
7.1. 具有PreSICE校准引擎的重配置接口和仲裁 7.2. 校准寄存器 7.3. 上电校准 7.4. 用户重新校准 7.5. 校准实例
7.2. 校准寄存器 x
7.2.1. Avalon-MM接口仲裁寄存器 7.2.2. 收发器通道校准寄存器 7.2.3. 小数分频PLL校准寄存器 7.2.4. ATX PLL校准寄存器 7.2.5. 功能寄存器 7.2.6. 速率切换标志寄存器
7.4. 用户重新校准 x
7.4.1. 收发器参考时钟频率或数据速率变更后的重新校准
7.4.1. 收发器参考时钟频率或数据速率变更后的重新校准 x
7.4.1.1. 用户重新校准
7.5. 校准实例 x
7.5.1. ATX PLL重新校准 7.5.2. 小数分频PLL重新校准 7.5.3. CDR/CMU PLL重新校准 7.5.4. PMA重新校准
8. 模拟参数设置 x
8.1. 使用 Assignment Editor 进行模拟参数设置 8.2. 使用已知的分配更新 Quartus 设置文件 8.3. 模拟参数设置列表 8.4. 接收器常规模拟设置 8.5. 接收器模拟均衡设置 8.6. 发送器常规模拟设置 8.7. 发送器预加重模拟设置 8.8. 发送器VOD设置 8.9. 专用参考时钟设置 8.10. 未使用的收发器RX通道设置
8.4. 接收器常规模拟设置 x
8.4.1. XCVR_A10_RX_LINK 8.4.2. XCVR_A10_RX_TERM_SEL 8.4.3. XCVR_VCCR_VCCT_VOLTAGE - RX
8.5. 接收器模拟均衡设置 x
8.5.1. CTLE设置 8.5.2. VGA设置 8.5.3. 判定反馈均衡器 (DFE) 设置
8.5.1. CTLE设置 x
8.5.1.1. XCVR_A10_RX_ONE_STAGE_ENABLE 8.5.1.2. XCVR_A10_RX_EQ_DC_GAIN_TRIM 8.5.1.3. XCVR_A10_RX_ADP_CTLE_ACGAIN_4S 8.5.1.4. XCVR_A10_RX_ADP_CTLE_EQZ_1S_SEL
8.5.2. VGA设置 x
8.5.2.1. XCVR_A10_RX_ADP_VGA_SEL
8.5.3. 判定反馈均衡器 (DFE) 设置 x
8.5.3.1. XCVR_A10_RX_ADP_DFE_FXTAP
8.6. 发送器常规模拟设置 x
8.6.1. XCVR_A10_TX_LINK 8.6.2. XCVR_A10_TX_TERM_SEL 8.6.3. XCVR_A10_TX_COMPENSATION_EN 8.6.4. XCVR_VCCR_VCCT_VOLTAGE - TX 8.6.5. XCVR_A10_TX_SLEW_RATE_CTRL
8.7. 发送器预加重模拟设置 x
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T 8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T 8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP 8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP 8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T 8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T 8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP 8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
8.8. 发送器VOD设置 x
8.8.1. XCVR_A10_TX_VOD_OUTPUT_SWING_CTRL
8.9. 专用参考时钟设置 x
8.9.1. XCVR_A10_REFCLK_TERM_TRISTATE 8.9.2. XCVR_A10_TX_XTX_PATH_ANALOG_MODE
9. 当前版本的文档修订历史 x
9.1. 先前版本的文档修订历史
1. Arria® 10 收发器PHY概述
2. 实现Arria 10收发器中的协议
3. PLL和时钟网络
4. 复位收发器通道
5. Arria 10 收发器 PHY 体系结构
6. 重配置接口和动态重配置
7. 校准
8. 模拟参数设置
9. 当前版本的文档修订历史

4.4.3. 收发器PHY复位控制器接口

该部分介绍收发器PHY复位控制器IP核的顶层信号。

下图显示了收发器PHY复位控制器IP核的顶层信号。如果您选择单独的复位控制，则图中许多信号成为总线。图中的变量代表以下参数：

  • <n>—通道数
  • <p>—PLL数
图 213. 收发器PHY复位控制器IP内核顶层信号生成IP内核将根据您的参数设置来创建信号和端口。


注： 使能Expose Port参数时，PLL控制可用。
表 245.  顶层信号此表按照信号在上图中显示的顺序对其进行介绍。
信号名称 方向 时钟域 说明
pll_locked[<p>-1:0] 输入 异步 提供每个PLL的PLL锁定状态输入。被置位时，表明TX PLL被锁定。被置低时，PLL不被锁定。每个PLL具有一个信号。
pll_select[<p*n>-1:0] 输入 同步于收发器PHY复位控制器输入时钟。当不使用多个PLL时，设置为零。 当您选择Use separate TX reset per channel时，该总线提供足够的输入来对每个通道的每个pll_locked信号指定一个索引 。当Use separate TX reset per channel被禁用时，pll_select信号被用于所有通道。

当TX复位序列用于所有通道时，n=1。
tx_cal_busy[<n> -1:0] 输入 异步

这是校准状态信号，从pll_cal_busy和tx_cal_busy信号的逻辑OR而获得。当TX PLL或收发器PHY初始校准有效时，信号变高。如果手动重新触发校准IP时，它将不会被置位。当校准完成时，该信号变低。该信号选通TX复位序列。这个信号的宽度取决于TX通道的数量。

rx_cal_busy[<n> -1:0] 输入 异步 来自收发器PHY IP核的校准状态信号。被置位时，初始校准有效。被置低时，校准已完成。如果手动重新触发校准IP，则不会将它置位。该信号门控RX复位序列。该信号的宽度取决于RX通道数。
rx_is_lockedtodata [<n>-1:0] 输入 同步到CDR 提供了每个RX CDR的rx_is_lockedtodata状态。被置位时，表明一个特定的RX CDR准备接收输入数据。如果不对RX通道选择单独的控制，那么这些输入从内部一起被ANDed以提供一个单状态信号。
tx_manual[<n>-1:0] 输入 异步 该可选信号将tx_digitalreset控制器置于自动或手动控制下。被置位时，相关的tx_digitalreset控制器逻辑不会自动响应pll_locked信号的置低。然而，初始tx_digitalreset序列在继续操作之前仍然需要pll_locked上的一次性上升沿。被置低时，只要所选的pll_locked信号被置低，相关的tx_digitalreset控制器就会自动开始它的复位序列。
rx_manual[<n> -1:0] 输入 异步 此可选的信号将rx_digitalreset逻辑控制器置于自动或手动控制下。手动模式中，rx_digitalreset控制器不响应rx_is_lockedtodata信号的置位或置低。当rx_is_lockedtodata信号被置位时，rx_digitalreset控制器置位rx_ready。
clock 输入 N/A 自由运行的系统时钟输入到驱动所有内部逻辑的收发器PHY复位控制器。如果无自由运行时钟可用，就保持复位直到系统时钟稳定。
reset 输入 异步 异步复位输入到收发器PHY复位控制器。 置位后，所有已配置复位输出都被置位。保持复位输入信号置位就保持置位所有其他复位输出。可用于与系统时钟同步的选项。同步模式中，默认情况下，复位信号需要保持置位至少（2）时钟周期。
tx_digitalreset [<n>-1:0] 输出 同步于收发器PHY复位控制器输入时钟。 TX通道的数字复位。该信号的宽度取决于TX通道数。当以下条件的任何一个为真时，该信号被置位：
  • reset被置位
  • pll_powerdown被置位
  • pll_cal_busy被置位
  • tx_cal_busy被置位
  • PLL还没有达到初始锁定(pll_locked被置低)
  • pll_locked被置低以及tx_manual被置低
当所有这些条件都为假时，复位计数器开始对tx_digital_reset的置低进行倒计。
tx_analogreset [<n>-1:0] 输出 同步于收发器PHY复位控制器输入时钟。

TX通道的模拟复位。该信号的宽度取决于TX通道数。当reset被置位时，该信号被置位。

这个信号遵循pll_powerdown，它在pll_locked变高后置低。

tx_ready[<n>-1:0] 输出 同步于收发器PHY复位控制器输入时钟。 显示TX复位序列何时完成的状态信号。当TX复位有效时，该信号被置低。置低tx_digitalreset后，此信号被置位几个时钟周期。一些协议实现可能需要您在发送数据之前监控该信号。该信号的宽度取决于TX通道数。
rx_digitalreset [<n> -1:0] 输出 同步于收发器PHY复位控制器输入时钟。 RX的数字复位。该信号的宽度取决于通道数。当以下条件的任何一个为真时，该信号被置位：
  • 复位被置位
  • rx_analogreset被置位
  • rx_cal_busy被置位
  • rx_is_lockedtodata被置低以及 rx_manual被置低
当所有这些条件都为假时，复位计数器开始对rx_digitalreset的置低进行倒计。
rx_analogreset [<n>-1:0] 输出 同步于收发器PHY复位控制器输入时钟。

RX的模拟复位。置位时，复位收发器PHY的RX CDR和RX PMA模块。当下面任何一个条件为真时，此信号被置位：

  • reset被置位
  • rx_cal_busy被置位

此信号的宽度取决于通道数。
rx_ready[<n>-1:0] 输出 同步于收发器PHY复位控制器输入时钟。 来指示RX复位序列什么时候完成的状态信号。当RX复位有效时，该信号被置低。置低rx_digitalreset后，它被置位几个时钟周期。一些协议实现可能需要在发送数据之前监控该信号。该信号的宽度取决于RX通道数。
pll_powerdown[<p>-1:0] 输出 同步于收发器PHY复位控制器输入时钟。 置位以断电一个收发器PLL电路。被置位时，所选的TX PLL被复位。

对于pll_select的用法示例

  • 如果信号通道可以在3个TX PLL之间进行切换，那么pll_select信号表明所选的3个TX PLL的pll_locked信号的其中一个用于通信PLL锁定状态至TX复位序列。在这种情况下，要选择3位宽的pll_locked端口，pll_select端口为2位宽。
  • 如果通过3个TX PLL对3个通道进行实例化，并且每个通道有一个单独的TX复位序列，那么pll_select字段为6位宽(每个通道2位)。在这种情况下，pll_select [1:0]代表通道0、pll_select[3:2]代表通道1、pll_select[5:4]代表通道2。对于每个通道，一个单独的pll_locked信号表示PLL锁定状态。
  • 如果通过3个TX PLL对3个通道进行实例化，并且这3个通道都有一个单一的TX复位序列，那么pll_select字段为2位宽。在这种情况下，相同的pll_locked信号表明这3个通道的PLL锁定状态。
  • 如果通过1个TX PLL对1个通道进行实例化，那么pll_select字段为1位宽。连接pll_select至逻辑0。
  • 如果仅通过1个TX PLL对3个通道进行实例化，并且每个通道有1个单独的TX复位序列，那么pll_select字段为3位宽。在这种情况下，pll_select应该设为0，因为仅有一个TX PLL适用。
二级标题