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2.7.1. PIPE的收发器通道数据通路
2.7.2. 所支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP参数内核设置
2.7.7. PIPE的ATX PLL IP参数内核设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中低延时
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
6.1. 重新配置通道和 PLL 模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多种重配置设置档
6.5. 嵌入重配置流光器
6.6. 仲裁
6.7. 动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP内核指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改 PMA 模拟参数
6.13. 端口和参数
6.14. 在多个IP模块之中动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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7.4.1.1. 用户重新校准
用户重新校准需要通过Avalon-MM重配置接口访问内部配置总线和校准寄存器。按照下面的步骤来执行用户重新校准。
- 如果在应用中没有使用ATX PLL,就执行下一步,否则,执行ATX PLL校准进程:
- 通过将0x2写入到偏移地址0x0[7:0],请求访问内部配置总线。
- 等待reconfig_waitrequest置低(逻辑低),或者等到PreSICE Avalon-MM接口的功能寄存器控制0x280[2]=0x0。
- Read-Modify-Write 0x1到ATX PLL的偏移地址0x100[0]。
- 通过写入0x1到偏移地址0x0[7:0],将内部配置总线释放到PreSICE以执行重新校准。
- 定期检查*cal_busy输出信号或者读取功能寄存器0x280[1]来检查*cal_busy状态,直到完成校准。
如果正在重新校准ATX PLL,并且相邻的ATX PLL用于器件的同一侧,则按照"使用ATX PLL和fPLL时的发送PLL间距指南"章节所述的ATX PLL-to-ATX PLL间距指南。 - 如果在应用中没有使用fPLL,就执行下一步,否则,执行fPLL用户重新校准进程:
- 将0x2写入到偏移地址0x0[7:0],访问内部配置总线。
- 等待reconfig_waitrequest置低(逻辑低),或者等到PreSICE Avalon-MM接口的功能寄存器控制0x280[2]=0x0。
- Read-Modify-Write 0x1到PLL的偏移地址0x100[1]。
- 通过写入0x1到偏移地址0x0[7:0],将内部配置总线释放到PreSICE以执行重新校准。
- 定期检查*cal_busy输出信号或者读取功能寄存器0x280[1]来检查*cal_busy状态,直到完成校准。
如果正在重新校准fPLL,并且ATX PLL用于器件的同一侧,则按照"使用ATX PLL和fPLL时的发送PLL间距指南"章节所述的fPLL-to-ATX PLL间距指南。 - 执行PMA用户重校准进程:
- 通过将0x2写入到偏移地址0x0[7:0],请求访问内部配置总线。
- 等待reconfig_waitrequest置低(逻辑低),或者等到PreSICE Avalon-MM接口的功能寄存器控制0x281[2]=0x0。
- 配置PMA校准使能寄存器0x100。必须将0x0设成0x100[6]来使能任何校准。
- Read-Modify-Write 0x1到0x100[1],开始PMA RX校准。
- Read-Modify-Write 0x1到0x100[5],开始PMA TX校准。
- 如果切换速率具有不同的CDR带宽设置,则在速率切换标志寄存器上进行Read-Modify-Write操作。
- 对0x281[5:4]进行Read-Modify-Write操作来禁用/使能rx_cal_busy和tx_cal_busy。
- 要使能rx_cal_busy,将0x1写入到0x281[5]。
- 要使能rx_cal_busy,将0x0写入到0x281[5]。
- 要使能tx_cal_busy,将0x1写入到0x281[4]。
- 要使能tx_cal_busy,将0x0写入到0x281[4]。
- 通过写入0x1到偏移地址0x0[7:0],将内部配置总线释放到PreSICE以执行重新校准。
- 执行一个环路来检查tx_cal_busy和rx_cal_busy输出信号或者读取功能寄存器0x281[1:0]来检查*cal_busy状态,直到完成校准。