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2.7.1. PIPE的收发器通道数据通路
2.7.2. 所支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP参数内核设置
2.7.7. PIPE的ATX PLL IP参数内核设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中低延时
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
6.1. 重新配置通道和 PLL 模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多种重配置设置档
6.5. 嵌入重配置流光器
6.6. 仲裁
6.7. 动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP内核指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改 PMA 模拟参数
6.13. 端口和参数
6.14. 在多个IP模块之中动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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2.6.3.5.1. 时钟和复位接口
信号名称 | 方向 | 说明 |
---|---|---|
tx_serial_clk_10g | 输入 | 来自10G PLL用于驱动10G PHY TX PMA的高速时钟。此时钟的频率为5.15625 GHz。 |
tx_serial_clk_1g | 输入 | 来自1G PLL用于驱动1G PHY TX PMA的高速时钟。如果未使用GbE,则不需要此时钟。此时钟的频率为625 MHz。 |
rx_cdr_ref_clk_10g | 输入 | 10G PHY RX PLL参考时钟。此时钟频率可以为644.53125 MHz或322.2656 MHz。 |
rx_cdr_ref_clk_1g | 输入 | 1G PHY RX PLL参考时钟。频率为125 MHz。仅在启用1G 时才需要此时钟。 |
tx_pma_clkout | 输出 | 用于1588模式TX软核FIFO和1G TX PCS并行数据的时钟。对于10G,频率为257.81 MHz。对于启用了FEC的10G,频率为161.13 MHz。 |
rx_pma_clkout | 输出 | 用于1588模式RX软核FIFO和1G RX PCS并行数据的时钟。对于10G,频率为257.81 MHz。对于启用了FEC的10G,频率为161.13 MHz。 |
tx_clkout | 输出 | TX并行数据源接口的XGMII/GMII TX时钟。在10G模式中,此时钟频率为257.81 MHz;在启用了FEC的10G模式中,此时钟频率为161.13 MHz。 |
rx_clkout | 输出 | RX并行数据源接口的XGMII RX 时钟。在10G模式中,此时钟频率为257.81;在启用了FEC的10G模式中,此时钟频率为161.13 MHz。 |
tx_pma_div_clkout | 输出 | TX串化器的33分频 时钟。 可将此时钟用于xgmii_tx_clk或xgmii_rx_clk。对于10G,频率为156.25 MHz。如果启用1588或FEC,则频率是相同的。 |
rx_pma_div_clkout | 输出 | CDR恢复时钟的33分频时钟。 对于10G,频率为156.25 MHz。如果启用1588或FEC,则频率是相同的。此时钟不用作10G RX 数据通道的源时钟。 |
tx_analogreset | 输入 | 复位收发器PHY的模拟TX部分。同步到mgmt_clk。 |
tx_digitalreset | 输入 | 复位收发器PHY的数字TX部分。同步到mgmt_clk。 |
rx_analogreset | 输入 | 复位收发器PHY的模拟RX部分。同步到mgmt_clk。 |
rx_digitalreset | 输入 | 复位收发器 PHY 的数字 RX 部分。同步到mgmt_clk。 |
usr_seq_reset | 输入 | 复位定序器。启动PCS重配置;如果启用了AN和LT模式,则还会重新启动AN和/或LT。同步到mgmt_clk。 |