仅对英特尔可见 — Ixiasoft
2.7.1. PIPE的收发器通道数据通路
2.7.2. 所支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP参数内核设置
2.7.7. PIPE的ATX PLL IP参数内核设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中低延时
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
6.1. 重新配置通道和 PLL 模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多种重配置设置档
6.5. 嵌入重配置流光器
6.6. 仲裁
6.7. 动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP内核指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改 PMA 模拟参数
6.13. 端口和参数
6.14. 在多个IP模块之中动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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接收器均衡 | 模式 |
---|---|
CTLE适应模式 | 手动、触发(仅对PCIe* Gen3使用触发模式) |
DFE适应模式 | 使能自适应、手动、禁用 |
固定的DFE抽头数量 | 3、7、11 |
按照以下步骤触发DFE适配:
- 将0x2写入到偏移地址0x0[7:0],请求用户访问内部配置总线。
- 如果"Seperate reconfig_waitrequest from PreCISE"选项被禁用,则监控并等待avmm_waitrequest被置低(逻辑低)。另外,如果"Seperate reconfig_waitrequest from PreCISE"和"Enable control and status registers"选项被使能,则监控并等待寄存位0x28 bit[2]变成低电平。
- 通过Read-Modify-Write 0x1 to bit[4] of address 0x149选择自适应控制。
- 通过Read-Modify-Write 0x1 to bit[6] of address 0x100使能自适应触发。
- 通过写入0x1到偏移地址0x0[7:0],将内部配置总线释放到PreSICE。
- 重复步骤2。
- 检查寄存位bit 0x100 bit[6]是否变为低电平,监控DFE自适应的完成程度。这样确定完成了DFE触发自适应的例行程序。
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配置方法
通过下面其中的一个方法来配置模式:
方法1 - 使用Arria 10收发器Native PHY IP内核
- 选择PHY IP内核的RX PMA选项卡中的CTLE/DFE模式
- 编译设计
- 选择下面其中一种:
- 如果CTLE或DFE处于手动模式,使用下面任意一种方法来设置CTLE增益值或DFE抽头:
- Assignment Editor/.qsf — 重编译设计使这些值有效。
有关接收器均衡器设置的详细信息,请参考模拟参数设置。
- Avalon-MM (AVMM)接口 — 通过AVMM接口优先于Assignment Editor中定义的值。使用这一方法动态地设置值,同时避免重新编译。
有关AVMM接口以及执行动态读/写操作的详细信息,请参考Arria 10收发器寄存器映射。
- Assignment Editor/.qsf — 重编译设计使这些值有效。
- 如果CTLE或DFE处于手动模式,使用下面任意一种方法来设置CTLE增益值或DFE抽头:
方法2 - 使用AVMM接口
- 使用AVMM接口作出的任何修改优先于Native PHY IP GUI和/或Assignment Editor的配置。
- 对于手动模式下的CTLE和DFE,使用重配置接口设置CTLE增益值或者DFE抽头。动态地写入该值,并且不需要设计重新编译。
有关设置CTLE增益值/DFE抽头的指定寄存器的详细信息,请参考Arria 10寄存器映射。
- 有关动态地改变CTLE和DFE自适应模式的信息,请参考自适应寄存器列表的触发适应模式中的CTLE设置、Arria 10寄存器映射和Arria 10自适应工具。使用重配置接口来改变寄存器设置。
注: 必须手动地对CTLE模式和DFE模式的全部组合设置VGA。 - 对于手动模式下的CTLE和DFE,使用重配置接口设置CTLE增益值或者DFE抽头。动态地写入该值,并且不需要设计重新编译。
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