仅对英特尔可见 — GUID: nik1398707148861
Ixiasoft
2.7.1. PIPE的收发器通道数据通路
2.7.2. 所支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP参数内核设置
2.7.7. PIPE的ATX PLL IP参数内核设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中低延时
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
5.2.2.1. RX 变速器、RX Bitslip 和极性反转
5.2.2.2. 模块同步器
5.2.2.3. Interlaken 差异检查器
5.2.2.4. 解扰器
5.2.2.5. Interlaken 帧同步器
5.2.2.6. 64B/66B解码器和发送器状态机(RX SM)
5.2.2.7. 伪随机码型验证器
5.2.2.8. 10GBASE-R 误码率 (BER) 检查器
5.2.2.9. Interlaken CRC-32 检查器
5.2.2.10. Enhanced PCS RX FIFO
5.2.2.11. RX KR FEC 模块
KR FEC 模块同步
KR FEC 解扰器
KR FEC 解码器
KR FEC RX 变速器
转码解码器
6.1. 重新配置通道和 PLL 模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多种重配置设置档
6.5. 嵌入重配置流光器
6.6. 仲裁
6.7. 动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP内核指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改 PMA 模拟参数
6.13. 端口和参数
6.14. 在多个IP模块之中动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
仅对英特尔可见 — GUID: nik1398707148861
Ixiasoft
5.2.2.11. RX KR FEC 模块
KR FEC 模块同步
可以通过使用 KR FEC 模块同步功能锁定到正确接收的 FEC 模块,来获取 RX KR FEC 的 FEC 模块描述。也可以使用64/66-bit编码的任何协议上的最大收发器数据速率的KR FEC。
注: 使用KR FEC模块同步可实现10GBASE-KR协议。
KR FEC 解扰器
KR FEC 解扰器模块对接收到的数据进行解扰,以便使用 x58 + x39 +1 多项式重新生成解扰数据。 在 KR FEC 同步模块中检测到模块边界之前,解扰器输入端的数据会直接发送到 KR FEC 解码器。在检测到边界时,来自 KR FEC 同步模块的对齐字会使用伪噪声 (PN) 序列进行解扰,随后将发送到 KR FEC 解码器。
KR FEC 解码器
KR FEC 解码器模块通过分析所接收到的 32 个 65 位模块是否有错误来执行 FEC (2112, 2080) 解码函数。 对于每个 FEC 模块,它可以更正 11 位或更少的突发错误。
KR FEC RX 变速器
KR FEC RX 变速器模块将 PMA 数据宽度改为 PCS 通道的较大的总线宽度。它支持比率 64:65。
转码解码器
转码解码器模块通过重新生成 64B/66B 同步头,执行 65 位到 64B/66B 的重新构造函数。