仅对英特尔可见 — GUID: nik1398707032259
Ixiasoft
仅对英特尔可见 — GUID: nik1398707032259
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3.1.3.2. fPLL IP内核
参数 | 范围 | 说明 |
---|---|---|
fPLL Mode |
Core Cascade Source(级联源) Transceiver(收发器) |
指定操作的 fPLL模式。 选择Core,将fPLL用作通用PLL以驱动FPGA内核时钟网络。 选择Cascade Source,将fPLL连接到另一个PLL作为级联源。 选择Transceiver,将fPLL用作收发器模块的发送PLL。 |
Protocol Mode |
Basic PCIe* Gen1 PCIe Gen2 PCIe Gen3 SDI_cascade OTN_cascade SDI_direct SATA TX |
管理VCO的内部设置规则。 这个参数不是一个预设。您必须设置协议的所有参数。 |
Enable fractional mode |
On/Off |
使能小数频率模式。 这使能PLL输出频率,此频率不是输入参考时钟的整数倍。 |
Enable physical output clock parameters |
On/Off |
选择此选项能够手动指定M、N、C和L计数器的值。 |
Enable clklow and fref ports 55 |
On/Off |
使能外部时钟检测器的fref和clklow时钟端口。在收发器模式中选择“enable fractional mode”和“SDI_direct”端口模式时, pll_locked port不可用,但用户可使用fref和clklow时钟端口创建外部时钟检测器。 |
Desired Reference clock frequency |
请参考GUI |
指定所需的PLL输入参考时钟频率。 |
Actual reference clock frequency |
Read-only |
显示实际的PLL输入参考时钟频率。 |
Number of PLL reference clocks |
1至5 |
指定fPLL的输入参考时钟数。 |
New parameter: Selected reference clock source |
0至4 |
指定fPLL的初选参考时钟输入。 |
Bandwidth |
Low Medium High |
指定VCO带宽。 较高带宽能减少PLL锁定时间,但会降低抖动抑制效果。 |
Operation mode |
Direct Feedback compensation bonding(反馈补偿绑定) |
为fPLL指定反馈操作模式。 |
Multiply factor (M-counter) |
8至127 (整数模式) 11至123 (小数模式) |
指定倍频因子(M-计数器) |
Divide factor (N-counter) |
1至31 |
指定分频因子(N-counter)。 |
Divide factor (L-counter) |
1, 2, 4, 8 |
指定分频因子(L-counter)。 |
Divide factor (K-counter) |
用户定义 |
指定分频因子(K-counter)。 |
PLL output frequency |
Read-only |
显示用于PLL的目标输出频率。 |
PLL Datarate |
Read-only |
显示PLL数据速率。 |
参数 | 范围 | 说明 |
---|---|---|
Include Master Clock Generation Block |
On/Off |
使能时,包括一个作为fPLL IP核部分的主CGB。 PLL输出驱动主CGB。 用于x6/xN bonded和non-bonded模式。 |
Clock division factor |
1, 2, 4, 8 |
生成绑定时钟之前,对主CGB时钟输入分频。 |
Enable x6/xN non-bonded high-speed clock output port |
On/Off |
使能用于x6/xN non-bonded模式的主CGB串行时钟输出端口 |
Enable PCIe clock switch interface |
On/Off |
使能用于PCIe时钟切换电路的控制信号。 |
MCGB input clock frequency |
Read only |
显示主CGB所需的输入时钟频率。您不可以设置该参数。 |
MCGB output data rate |
Read only |
显示主CGB的输出数据速率。您不可以设置该参数。 该值根据MCGB输入时钟频率和MCGB时钟分频因子来计算。 |
Enable bonding clock output ports |
On/Off |
使能用于通道绑定的主CGB的tx_bonding_clocks输出端口。 您必须在bonded设计中使能该参数。 |
Enable feedback compensation bonding |
On/Off |
使能用于反馈补偿绑定的主CGB的反馈输出路径。使能时,反馈连接会被PLL IP自动处理。 |
PMA interface width |
8, 10, 16, 20, 32, 40, 64 |
指定PMA-PCS接口宽度。 将该值与对Native PHY IP内核所选的PMA接口宽度相匹配。您必须选择一个正确的值以生成Native PHY IP内核的绑定时钟。 |
参数 | 范围 | 说明 |
---|---|---|
Enable reconfiguration |
On/Off |
使能PLL重配置接口。使能仿真模型并且对重配置添加更多端口。 |
Enable Altera Debug Master Endpoint | On/Off |
开启该选项时,收发器PLL IP核一个从内部连接到Avalon-MM从接口以实现动态重配置的嵌入式Altera调试主端点(ADME)。ADME可访问收发器的重配置空间。还可使用系统控制台通过JTAG执行某些测试和调试功能。请参阅重配置接口和动态重配置章节获得更多详细信息。 |
Separate reconfig_waitrequest from the status of AVMM arbitration with PreSICE |
On/Off |
被使能时,reconfig_waitrequest将不显示具有PreSICE的AVMM仲裁的状态。AVMM仲裁状态将被反映在一个软状态寄存器位中。(仅在"Enable control and status registers feature”被使能时可用)。 |
Enable capability registers | On/Off |
使能提供关于fPLL的配置的高级信息的功能寄存器。 |
Set user-defined IP identifier | 设置用户定义的数字标识符,以便当功能寄存器使能时,可以从user_identifier偏移读取。 |
|
Enable control and status registers | On/Off |
使能软核寄存器,以便通过嵌入式调试逻辑在PLL接口上读取状态信号和写入控制信号。 |
Configuration file prefix |
输入要生成的配置文件的前缀名称。 |
|
Generate SystemVerilog package file |
On/Off |
生成一个SystemVerilog封装文件,其中包含PLL使用的所有相关参数。 |
Generate C header file |
On/Off |
生成一个C头文件,其中包含PLL使用的所有相关参数。 |
Generate MIF (Memory Initialize File) |
On/Off |
生成一个包含当前配置的MIF文件。 将该选项用于重配置,以便在不同的PLL配置之间进行切换。 |
时钟切换参数 | 范围 | 说明 |
---|---|---|
Create a second input clock pllrefclk1 | On/Off |
启用此参数以便含有与您的fPLL相连的备份时钟,该时钟可与您的原始参考时钟交换。 |
Second Reference Clock Frequency | 用户定义 |
对fPLL指定第二个参考时钟频率。 |
Switchover Mode | 自动切换器 手动切换 手动覆盖的自动切换(Automatic Switchover with Manual Override) |
指定如何处理输入频率切换。如果其中一个输入时钟停止触发并切换到另一个,那么自动切换将会使用内置电路来检测。 手动切换将会创建一个EXTSWITCH信号,通过置位高过至少3个周期,可以被用于手动切换时钟。 手动覆盖的自动切换将会执行充当为自动切换直到EXTSWITCH置高,在这种情况下,只要EXTSWITCH置高,它将会切换并忽略任何自动切换。 |
Switchover Delays | 0至7 |
添加特定数量的周期延迟到切换延迟。 |
Create an active_clk signal to indicate the input clock in use | On/Off |
该参数创建了一个输出,表明哪个输入时钟是PLL目前所使用的。低表明是refclk,高则表明是refclk1。 |
Create a clkbad signal for each of the input clocks | On/Off |
此参数创建两个clkbad输出,每个输入时钟分配一个。低电平显示CLK在工作中,高电平表示CLK不在工作中。 |
参数 | 方向 | 说明 |
---|---|---|
Generates parameter documentation file | On/Off | 生成一个.csv文件包含全部fPLL参数和值的说明。 |
Port | 方向 | 时钟域 | 说明 |
---|---|---|---|
pll_powerdown |
输入 |
Asynchronous(异步) |
置位为高时,复位PLL。 需连接到动态控制信号(如果使用此IntelFPGA IP,则Transceiver PHY Reset Controller pll_powerdown输出)。 |
pll_refclk0 |
输入 |
N/A |
参考时钟输入端口0。 有5个参考时钟输入端口。可用的参考时钟端口数取决于Number of PLL reference clocks参数。 |
pll_refclk1 |
输入 |
N/A |
参考时钟输入端口1。 |
pll_refclk2 |
输入 |
N/A |
参考时钟输入端口2。 |
pll_refclk3 |
输入 |
N/A |
参考时钟输入端口3。 |
pll_refclk4 |
输入 |
N/A |
参考时钟输入端口4。 |
tx_serial_clk |
输出 |
N/A |
GX通道的高速串行时钟输出端口。表示x1时钟网络。 |
pll_locked |
输出 |
Asynchronous(异步) |
高电平有效状态信号,表明PLL是否被锁定。 |
hssi_pll_cascade_clk |
输出 |
N/A |
fPLL级联时钟输出端口 |
pll_pcie_clk |
输出 |
N/A |
用于PCIe。 |
reconfig_clk0 |
输入 |
N/A |
可选的Avalon接口时钟。用于PLL重配置。 |
reconfig_reset0 |
输入 |
reconfig_clk0 |
被用于复位Avalon接口。 异步用于置位且同步用于置低。 |
reconfig_write0 |
输入 |
reconfig_clk0 |
高电平有效写使能信号。 |
reconfig_read0 |
输入 |
reconfig_clk0 |
高电平有效读使能信号。 |
reconfig_address0[9:0] |
输入 |
reconfig_clk0 |
10 bit地址总线用于指定要被访问的地址,以实现读和写操作。 |
reconfig_writedata0[31:0] |
输入 |
reconfig_clk0 |
32 bit数据总线。将写数据运载到指定的地址。 |
reconfig_readdata0[31:0] |
输出 |
reconfig_clk0 |
32 bit数据总线。从指定的地址运载读数据。 |
reconfig_waitrequest0 |
输出 |
reconfig_clk0 |
表明Avalon接口信号何时处于忙(busy)状态。当被置位时,所有输入必须保持不变。 |
pll_cal_busy |
输出 |
异步 |
状态信号,当PLL校准进行时,它被置为高电平。 在复位控制器IP上对该信号和tx_cal_busy端口执行逻辑OR。 |
mcgb_rst |
输入 |
异步 |
主CGB复位控制。 置低pll_powerdown的同时置低该端口。 |
mcgb_aux_clk0 |
输入 |
N/A |
用于PCIe,以便在链路速度协商期间在fPLL/ATX PLL之间进行切换。 |
tx_bonding_clocks[5:0] |
输出 |
N/A |
可选的6-bit总线,从主CGB运载低速并行时钟输出。 用于通道绑定,代表x6/xN时钟网络。 |
mcgb_serial_clk |
输出 |
N/A |
x6/xN non-bonded配置的高速串行时钟输出。 |
pcie_sw[1:0] |
输入 |
异步 |
用于PCIe协议实现的2-bit速率切换控制输入。 |
pcie_sw_done[1:0] |
输出 |
异步 |
用于PCIe协议实现的2-bit速率切换状态输出。 |
atx_to_fpll_cascade_clk | 输入 |
N/A |
使能fPLL to ATX PLL级联时钟输入端口。 |
fpll_to_fpll_cascade_clk | 输出 |
N/A |
fPLL到fPLL级联输出端口(仅在Core模式下) |
active_clk | 输出 |
N/A |
创建一个输出信号表明PLL所使用的输入时钟。这一信号上的逻辑Low表示使用了refclk0,而逻辑High则表示使用了refclk1(仅使能了Clock Switchover的Core模式后可用) |
outclk0 |
输出 |
N/A |
内核输出时钟0。(仅在内核模式中) 有四个内核fPLL输出时钟输出端口。可用输出端口的数目取决于Selected reference clock source(所选的参考时钟源) |
outclk1 |
输出 |
N/A |
内核输出时钟1。(仅内核模式中) |
outclk2 |
输出 |
N/A |
内核输出时钟2。(仅在内核模式中) |
outclk3 |
输出 |
N/A |
内核输出时钟3。(仅在内核模式中) |
ext_lock_detect_clklow 56 |
输出 |
N/A |
用于外部时钟检测的Clklow输出。通过选择Enable clklow和fref port使其显现。 |
ext_lock_detect_fref 56 |
输出 |
N/A |
用于外部时钟检测的Fref输出。通过选择Enable clklow和 fref port使其显现。 |
phase_reset |
输入 |
N/A |
动态相移复位输入信号。将被连接到DPS软核IP phase_reset输出。 |
phase_en |
输入 |
N/A |
动态相移使能输入信号。将被连接到DPS软核IP phase_en输出。 |
updn |
输入 |
N/A |
动态相移updn输入信号。将被连接到DPS软核IP updn输出。 |
cntsel[3:0] |
输入 |
N/A |
动态相移计数器总线。将被连接到DPS软核IP cntsel输出。 |