Intel® Arria® 10收发器PHY用户指南

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ID 683617
日期 11/06/2017
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1. Arria® 10 收发器PHY概述 2. 实现Arria 10收发器中的协议 3. PLL和时钟网络 4. 复位收发器通道 5. Arria 10 收发器 PHY 体系结构 6. 重配置接口和动态重配置 7. 校准 8. 模拟参数设置 9. 当前版本的文档修订历史
1. Arria® 10 收发器PHY概述 x
1.1. 器件收发器的布局 1.2. 收发器 PHY 体系结构概述 1.3. 校准
1.1. 器件收发器的布局 x
1.1.1. Arria® 10 GX器件收发器的布局 1.1.2. Arria® 10 GT器件收发器的布局 1.1.3. Arria® 10 GX和GT器件的封装详情 1.1.4. Arria® 10 SX器件收发器的布局 1.1.5. Arria® 10 SX器件的封装详情
1.2. 收发器 PHY 体系结构概述 x
1.2.1. 收发器 Bank 的体系结构 1.2.2. PHY 层收发器组件 1.2.3. 收发器锁相环 1.2.4. 时钟生成模块 (CGB)
1.2.2. PHY 层收发器组件 x
1.2.2.1. GX 收发器通道 1.2.2.2. GT 收发器通道
1.2.3. 收发器锁相环 x
1.2.3.1. 高级发送 (ATX) PLL 1.2.3.2. 小数分频 PLL (fPLL) 1.2.3.3. 通道 PLL (CMU/CDR PLL)
2. 实现Arria 10收发器中的协议 x
2.1. 收发器设计IP模块 2.2. 收发器设计流程 2.3. Arria® 10 收发器协议和PHY IP支持 2.4. 使用 Arria® 10 收发器Native PHY IP内核 2.5. Interlaken 2.6. Ethernet 2.7. PCI Express* (PIPE) 2.8. CPRI 2.9. 其它协议 2.10. 仿真收发器Native PHY IP内核
2.2. 收发器设计流程 x
2.2.1. 选择和例化PHY IP内核 2.2.2. 配置PHY IP内核 2.2.3. 生成PHY IP内核 2.2.4. 选择PLL IP内核 2.2.5. 配置PLL IP内核 2.2.6. 生成PLL IP内核 2.2.7. 复位控制器 2.2.8. 创建重配置逻辑 2.2.9. 连接PHY IP到PLL IP内核和复位控制器 2.2.10. 连接数据通路 2.2.11. 进行模拟参数设置 2.2.12. 编译设计 2.2.13. 验证设计的功能性
2.4. 使用 Arria® 10 收发器Native PHY IP内核 x
2.4.1. 预置(Preset) 2.4.2. 普通参数和数据通路参数 2.4.3. PMA参数 2.4.4. 增强型PCS参数 2.4.5. 标准PCS参数 2.4.6. PCS Direct 2.4.7. 动态重配置参数 2.4.8. PMA端口 2.4.9. 增强型PCS端口 2.4.10. 标准PCS端口 2.4.11. IP内核文件位置 2.4.12. 未使用的收发器RX通道 2.4.13. 不支持的特性
2.4.9. 增强型PCS端口 x
2.4.9.1. 增强型PCS TX和RX控制端口
2.5. Interlaken x
2.5.1. 元帧格式和成帧层控制字 2.5.2. Interlaken配置时钟和绑定 2.5.3. 如何在Arria 10收发器中实现Interlaken 2.5.4. 设计实例 2.5.5. Interlaken的Native PHY IP参数设置
2.5.2. Interlaken配置时钟和绑定 x
2.5.2.1. xN时钟绑定方案 2.5.2.2. TX多通道绑定和RX多通道去偏斜对齐状态机
2.5.2.2. TX多通道绑定和RX多通道去偏斜对齐状态机 x
2.5.2.2.1. TX FIFO软绑定 2.5.2.2.2. RX多通道FIFO去偏斜状态机
2.6. Ethernet x
2.6.1. 千兆以太网(GbE)和采用IEEE 1588v2的GbE 2.6.2. 10GBASE-R、采用IEEE 1588v2的10GBASE-R和具有FEC的10GBASE-R种类 2.6.3. 10GBASE-KR PHY IP Core 2.6.4. 1-Gigabit/10-Gigabit Ethernet (GbE) PHY IP内核 2.6.5. 1G/2.5G/5G/10G多速率以太网PHY IP内核 2.6.6. XAUI PHY IP内核 2.6.7. 缩略语
2.6.1. 千兆以太网(GbE)和采用IEEE 1588v2的GbE x
2.6.1.1. GbE和采用IEEE 1588v2的GbE的8B/10B编码 2.6.1.2. GbE和采用IEEE 1588v2的GbE的字对齐 2.6.1.3. GbE和采用IEEE 1588v2的GbE的8B/10B解码 2.6.1.4. GbE的速率匹配FIFO 2.6.1.5. 如何在 Arria® 10 收发器中实现GbE和采用IEEE 1588v2的GbE 2.6.1.6. GbE和采用IEEE 1588v2的GbE的Native PHY IP参数设置
2.6.1.1. GbE和采用IEEE 1588v2的GbE的8B/10B编码 x
2.6.1.1.1. GbE和采用IEEE 1588v2的GbE中的8B/10B编码器复位条件
2.6.2. 10GBASE-R、采用IEEE 1588v2的10GBASE-R和具有FEC的10GBASE-R种类 x
2.6.2.1. 10GBASE-R中的XGMII时钟方案 2.6.2.2. 如何在Arria 10收发器中实现10GBASE-R、采用IEEE 1588v2的10GBASE-R和具有FEC的10GBASE-R 2.6.2.3. 10GBASE-R、采用IEEE 1588v2的10GBASE-R和具有FEC的10GBASE-R的Native PHY IP参数设置 2.6.2.4. 10GBASE-R和采用IEEE 1588v2的10GBASE-R收发器配置的Native PHY IP端口
2.6.2.1. 10GBASE-R中的XGMII时钟方案 x
2.6.2.1.1. TX FIFO和RX FIFO
2.6.3. 10GBASE-KR PHY IP Core x
2.6.3.1. 10GBASE-KR PHY版本信息 2.6.3.2. 10GBASE-KR PHY的性能和资源使用情况 2.6.3.3. 10GBASE-KR功能说明 2.6.3.4. 参数化10GBASE-KR PHY 2.6.3.5. 10GBASE-KR PHY接口 2.6.3.6. Avalon-MM寄存器接口 2.6.3.7. 创建10GBASE-KR设计方案 2.6.3.8. 设计示例 2.6.3.9. 仿真支持
2.6.3.4. 参数化10GBASE-KR PHY x
2.6.3.4.1. 常规选项 2.6.3.4.2. 10GBASE-R参数 2.6.3.4.3. 10GBASE-KR自动协商和链路训练参数 2.6.3.4.4. 10GBASE-KR可选参数 2.6.3.4.5. 速度检测参数
2.6.3.5. 10GBASE-KR PHY接口 x
2.6.3.5.1. 时钟和复位接口 2.6.3.5.2. 数据接口 2.6.3.5.3. 到标准SDR XGMII数据的XGMII映射 2.6.3.5.4. 串行数据接口 2.6.3.5.5. 控制和状态接口 2.6.3.5.6. 动态重配置接口
2.6.3.6. Avalon-MM寄存器接口 x
2.6.3.6.1. 10GBASE-KR PHY寄存器定义 2.6.3.6.2. 硬核收发器PHY寄存器 2.6.3.6.3. 増强型PCS寄存器 2.6.3.6.4. PMA寄存器
2.6.4. 1-Gigabit/10-Gigabit Ethernet (GbE) PHY IP内核 x
2.6.4.1. 1G/10GbE PHY发布信息 2.6.4.2. 1G/10GbE PHY的性能和资源使用情况 2.6.4.3. 1G/10GbE PHY功能说明 2.6.4.4. 时钟和复位接口 2.6.4.5. 参数化1G/10GbE PHY 2.6.4.6. 1G/10GbE PHY接口 2.6.4.7. Avalon-MM寄存器接口 2.6.4.8. 创建一个1G/10GbE设计 2.6.4.9. 设计指南 2.6.4.10. 通道布局指南 2.6.4.11. 设计实例 2.6.4.12. 仿真支持 2.6.4.13. TimeQuest时序约束
2.6.4.5. 参数化1G/10GbE PHY x
2.6.4.5.1. 常规选项 2.6.4.5.2. 10GBASE-R参数 2.6.4.5.3. 10M/100M/1Gb Ethernet参数 2.6.4.5.4. 速度检测参数 2.6.4.5.5. PHY模拟参数
2.6.4.6. 1G/10GbE PHY接口 x
2.6.4.6.1. 时钟和复位接口 2.6.4.6.2. 数据接口 2.6.4.6.3. 到标准SDR XGMII数据的XGMII映射 2.6.4.6.4. GMII接口 2.6.4.6.5. 串行数据接口 2.6.4.6.6. 控制和状态接口 2.6.4.6.7. MII 2.6.4.6.8. 动态重配置接口
2.6.4.7. Avalon-MM寄存器接口 x
2.6.4.7.1. 寄存器定义 2.6.4.7.2. 硬核收发器PHY寄存器 2.6.4.7.3. 増强型PCS寄存器 2.6.4.7.4. Arria 10 GMII PCS寄存器 2.6.4.7.5. PMA寄存器 2.6.4.7.6. 速度切换汇总
2.6.5. 1G/2.5G/5G/10G多速率以太网PHY IP内核 x
2.6.5.1. 关于1G/2.5G/5G/10G多速率以太网PHY IP内核 2.6.5.2. 使用IP内核 2.6.5.3. 配置寄存器 2.6.5.4. 接口信号
2.6.5.1. 关于1G/2.5G/5G/10G多速率以太网PHY IP内核 x
2.6.5.1.1. 特性 2.6.5.1.2. 发布信息 2.6.5.1.3. 器件系列支持 2.6.5.1.4. 资源使用
2.6.5.2. 使用IP内核 x
2.6.5.2.1. 参数设置 2.6.5.2.2. 时序约束 2.6.5.2.3. 改变PHY的速度
2.6.5.3. 配置寄存器 x
2.6.5.3.1. 寄存器映射 2.6.5.3.2. 定义：寄存器访问
2.6.5.4. 接口信号 x
2.6.5.4.1. 时钟和复位信号 2.6.5.4.2. 操作模式和速度信号 2.6.5.4.3. GMII信号 2.6.5.4.4. XGMII信号 2.6.5.4.5. 状态信号 2.6.5.4.6. 串行接口信号 2.6.5.4.7. 收发器状态和重配置信号 2.6.5.4.8. Avalon-MM接口信号
2.6.6. XAUI PHY IP内核 x
2.6.6.1. XAUI配置中的收发器数据通道 2.6.6.2. XAUI支持的特性 2.6.6.3. XAUI PHY发布信息 2.6.6.4. XAUI PHY器件系列支持 2.6.6.5. XAUI配置中的收发器时钟和通道布局指南 2.6.6.6. XAUI PHY性能和资源使用情况 2.6.6.7. 参数化XAUI PHY 2.6.6.8. XAUI PHY端口 2.6.6.9. XAUI PHY接口 2.6.6.10. XAUI PHY寄存器接口和寄存器说明 2.6.6.11. XAUI PHY TimeQuest SDC约束
2.6.6.7. 参数化XAUI PHY x
2.6.6.7.1. XAUI PHY常规参数 2.6.6.7.2. XAUI PHY高级选项参数
2.6.6.9. XAUI PHY接口 x
2.6.6.9.1. SDR XGMII TX接口 2.6.6.9.2. SDR XGMII RX接口 2.6.6.9.3. 收发器串行数据接口 2.6.6.9.4. XAUI PHY时钟、复位和断电接口 2.6.6.9.5. XAUI PHY PMA通道控制器接口 2.6.6.9.6. XAUI PHY可选的PMA控制和状态接口
2.7. PCI Express* (PIPE) x
2.7.1. PIPE的收发器通道数据通路 2.7.2. 所支持的PIPE特性 2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL 2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE) 2.7.5. PIPE的Native PHY IP参数设置 2.7.6. PIPE的fPLL IP参数内核设置 2.7.7. PIPE的ATX PLL IP参数内核设置 2.7.8. PIPE的Native PHY IP端口 2.7.9. PIPE的fPLL端口 2.7.10. PIPE的ATX PLL端口 2.7.11. 到TX去加重的预置映射 2.7.12. 如何对PIPE配置布局通道 2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡 2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.7.2. 所支持的PIPE特性 x
2.7.2.1. Gen1/Gen2特性 2.7.2.2. Gen3特性
2.7.2.1. Gen1/Gen2特性 x
2.7.2.1.1. Gen1 (2.5 Gbps)与Gen2 (5 Gbps)之间的动态切换 2.7.2.1.2. 发送器电路空闲生成 2.7.2.1.3. 电源状态管理 2.7.2.1.4. 兼容码型传输支持的8B/10B编码器的使用情况 2.7.2.1.5. 接收器状态 2.7.2.1.6. 接收器检测 2.7.2.1.7. Gen1和Gen2时钟补偿 2.7.2.1.8. PCIe*反向并行环回
2.7.2.2. Gen3特性 x
2.7.2.2.1. 自动速度协商 2.7.2.2.2. 速率切换 2.7.2.2.3. Gen3发送器电路空闲生成 2.7.2.2.4. Gen3时钟补偿 2.7.2.2.5. Gen3电源状态管理 2.7.2.2.6. CDR控制 2.7.2.2.7. 变速器
2.7.12. 如何对PIPE配置布局通道 x
2.7.12.1. 绑定配置中的主通道
2.8. CPRI x
2.8.1. CPRI的收发器通道数据通路和时钟 2.8.2. CPRI支持的特性 2.8.3. CPRI的手动模式下的字对齐器 2.8.4. 如何在 Arria® 10 收发器中实现CPRI 2.8.5. CPRI的Native PHY IP参数设置
2.8.1. CPRI的收发器通道数据通路和时钟 x
2.8.1.1. CPRI的TX PLL选择 2.8.1.2. 自动协商
2.8.2. CPRI支持的特性 x
2.8.2.1. CPRI确定性延迟模式下的字对齐器
2.8.2.1. CPRI确定性延迟模式下的字对齐器 x
2.8.2.1.1. 发送器和接收器延迟
2.9. 其它协议 x
2.9.1. 使用Enhanced PCS的'Basic (Enhanced PCS)'和'Basic with KR FEC' 配置 2.9.2. 使用标准PCS的基本/自定义协议和带有速率匹配配置的基本/自定义协议 2.9.3. 实现Arria 10 GT通道的设计考量 2.9.4. 如何实现PCS Direct收发器配置规则
2.9.1. 使用Enhanced PCS的'Basic (Enhanced PCS)'和'Basic with KR FEC' 配置 x
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则 2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置 2.9.1.3. 如何在Basic Enhanced PCS中低延时 2.9.1.4. Enhanced PCS FIFO操作 2.9.1.5. TX Data Bitslip(TX数据比特滑移) 2.9.1.6. TX数据极性反转 2.9.1.7. RX Data Bitslip(RX数据比特滑移) 2.9.1.8. RX数据极性反转
2.9.2. 使用标准PCS的基本/自定义协议和带有速率匹配配置的基本/自定义协议 x
2.9.2.1. 字对齐器手动模式 2.9.2.2. 字对齐器同步状态机模式 2.9.2.3. RX比特滑移 2.9.2.4. RX极性反转 2.9.2.5. RX比特反转 2.9.2.6. RX字节反转 2.9.2.7. 基本（单宽度）模式下的速率匹配FIFO 2.9.2.8. 速率匹配FIFO基本(双宽度)模式 2.9.2.9. 8B/10B编码器和解码器 2.9.2.10. 8B/10B TX差异控制 2.9.2.11. 如何在基本模式下使能低延时 2.9.2.12. TX比特滑移 2.9.2.13. TX极性倒转 2.9.2.14. TX比特反转 2.9.2.15. TX字节反转 2.9.2.16. 如何在 Arria® 10 收发器中实现Basic，Basic with Rate Match收发器配置规则 2.9.2.17. Basic，Basic with Rate Match配置的Native PHY IP参数设置
2.9.3. 实现Arria 10 GT通道的设计考量 x
2.9.3.1. 收发器PHY IP 2.9.3.2. PLL和GT收发器通道时钟线 2.9.3.3. 复位控制器 2.9.3.4. 如何使用低延时模式的Enhanced PCS来实现高于17.4 Gbps的设计 2.9.3.5. Arria 10的GT通道使用
2.10. 仿真收发器Native PHY IP内核 x
2.10.1. NativeLink仿真流程 2.10.2. Scripting IP仿真 2.10.3. 定制仿真流程
2.10.1. NativeLink仿真流程 x
2.10.1.1. 如何使用NativeLink指定一个ModelSim*仿真 2.10.1.2. 如何使用NativeLink运行一个ModelSim* RTL仿真 2.10.1.3. 如何使用NativeLink指定第三方RTL仿真器
2.10.2. Scripting IP仿真 x
2.10.2.1. 生成一个组合的仿真器设置脚本
2.10.3. 定制仿真流程 x
2.10.3.1. 如何使用仿真库编译器 2.10.3.2. 定制仿真脚本
3. PLL和时钟网络 x
3.1. PLL 3.2. 输入参考时钟源 3.3. 发送器时钟网络 3.4. 时钟生成模块 3.5. FPGA内核逻辑 - 收发器接口时钟 3.6. 发送器数据路径接口时钟 3.7. 接收器数据通路接口时钟 3.8. 未使用/空闲时钟线要求 3.9. 通道绑定 3.10. PLL反馈和级联时钟网络 3.11. 使用PLL和时钟网络
3.1. PLL x
3.1.1. 使用ATX PLL和fPLL时发送PLL的间距指南 3.1.2. ATX PLL 3.1.3. fPLL 3.1.4. CMU PLL
3.1.2. ATX PLL x
3.1.2.1. 例化ATX PLL IP核 3.1.2.2. ATX PLL IP核
3.1.3. fPLL x
3.1.3.1. 例化fPLL IP内核 3.1.3.2. fPLL IP内核
3.1.4. CMU PLL x
3.1.4.1. 例化CMU PLL IP内核 3.1.4.2. CMU PLL IP内核
3.2. 输入参考时钟源 x
3.2.1. 专用参考时钟管脚 3.2.2. 接收器输入管脚 3.2.3. 作为输入参考时钟源的PLL级联 3.2.4. 参考时钟网络 3.2.5. 作为输入参考时钟的全局时钟或内核时钟
3.3. 发送器时钟网络 x
3.3.1. x1时钟线 3.3.2. x6时钟线 3.3.3. xN 时钟线 3.3.4. GT时钟线
3.9. 通道绑定 x
3.9.1. PMA绑定 3.9.2. PMA和PCS绑定 3.9.3. 选择通道绑定方案 3.9.4. 偏移计算
3.9.1. PMA绑定 x
3.9.1.1. x6/xN绑定 3.9.1.2. PLL反馈补偿绑定
3.11. 使用PLL和时钟网络 x
3.11.1. Non-bonded配置 3.11.2. Bonded配置 3.11.3. 实现PLL级联 3.11.4. 混合和匹配实例 3.11.5. 时序收敛建议
3.11.1. Non-bonded配置 x
3.11.1.1. 实现单通道x1 Non-Bonded配置 3.11.1.2. 实现多通道x1 Non-Bonded配置 3.11.1.3. 实现多通道xN Non-Bonded配置
3.11.2. Bonded配置 x
3.11.2.1. 实现x6/xN绑定模式 3.11.2.2. 实现PLL反馈补偿绑定模式
4. 复位收发器通道 x
4.1. 何时需要复位？ 4.2. 收发器PHY实现 4.3. 如何进行复位？ 4.4. 使用收发器PHY复位控制器 4.5. 使用用户编码复位控制器 4.6. 合并状态或PLL锁定信号 4.7. Bonded PCS和PMA通道的时序约束
4.3. 如何进行复位？ x
4.3.1. Model 1: 默认模型 4.3.2. Model 2: 确认模型 4.3.3. 复位和断电信号影响的收发器模块
4.3.1. Model 1: 默认模型 x
4.3.1.1. 所建议的复位序列
4.3.1.1. 所建议的复位序列 x
4.3.1.1.1. 器件操作过程中复位发送器 4.3.1.1.2. 器件操作过程中复位接收器 4.3.1.1.3. 器件操作过程中复位收发器 4.3.1.1.4. 使用默认模式动态重配置通道
4.3.2. Model 2: 确认模型 x
4.3.2.1. 建议的复位序列
4.3.2.1. 建议的复位序列 x
4.3.2.1.1. 器件操作过程中复位发送器 4.3.2.1.2. 器件操作过程中复位接收器 4.3.2.1.3. 使用确认模型动态重配置发送器通道 4.3.2.1.4. 使用确认模式动态重配置接收器通道
4.4. 使用收发器PHY复位控制器 x
4.4.1. 参数化收发器PHY复位控制器IP 4.4.2. 收发器PHY复位控制器参数 4.4.3. 收发器PHY复位控制器接口 4.4.4. 收发器PHY复位控制器资源使用
4.5. 使用用户编码复位控制器 x
4.5.1. 用户编码复位控制器信号
5. Arria 10 收发器 PHY 体系结构 x
5.1. Arria® 10 PMA体系结构 5.2. Arria 10 Enhanced PCS 体系结构 5.3. Arria® 10 Standard PCS体系结构 5.4. Arria 10 PCI Express* Gen3 PCS体系结构
5.1. Arria® 10 PMA体系结构 x
5.1.1. 发送器 5.1.2. 接收器 5.1.3. 环回
5.1.1. 发送器 x
5.1.1.1. 串化器 5.1.1.2. 发送器缓冲器
5.1.1.2. 发送器缓冲器 x
5.1.1.2.1. 高速差分I/O 5.1.1.2.2. 可编程的输出差分电压 5.1.1.2.3. 可编程预加重 5.1.1.2.4. 配电网络(PDN)包括符号间干扰(ISI)补偿 5.1.1.2.5. 可编程的发送器片上匹配 (OCT)
5.1.2. 接收器 x
5.1.2.1. 接收器缓冲器 5.1.2.2. 时钟数据恢复 (CDR) 单元 5.1.2.3. 解串器
5.1.2.1. 接收器缓冲器 x
5.1.2.1.1. 可编程的共模电压 (VCM) 5.1.2.1.2. 可编程的差分片上匹配 (OCT) 5.1.2.1.3. 信号检测器 5.1.2.1.4. 连续时间线性均衡 (CTLE) 5.1.2.1.5. 可变增益放大器 (VGA) 5.1.2.1.6. 判定反馈均衡 (DFE) 5.1.2.1.7. 如何使能CTLE和DFE
5.1.2.2. 时钟数据恢复 (CDR) 单元 x
5.1.2.2.1. 锁定到参考(Lock-to-Reference)模式 5.1.2.2.2. 锁定到数据(Lock-to-Data)模式 5.1.2.2.3. CDR 锁定模式
5.2. Arria 10 Enhanced PCS 体系结构 x
5.2.1. 发送器数据路径 5.2.2. 接收器数据路径
5.2.1. 发送器数据路径 x
5.2.1.1. Enhanced PCS TX FIFO 5.2.1.2. Interlaken 帧生成器 5.2.1.3. Interlaken CRC-32 生成器 5.2.1.4. 64B/66B编码器和发送器状态机(TX SM) 5.2.1.5. 码型生成器 5.2.1.6. 扰频器 5.2.1.7. Interlaken 差异生成器 5.2.1.8. TX 变速器、TX Bitslip 和极性反转 5.2.1.9. KR FEC 模块
5.2.1.1. Enhanced PCS TX FIFO x
5.2.1.1.1. 相位补偿(Phase Compensation)模式 5.2.1.1.2. 寄存器(Register)模式 5.2.1.1.3. Interlaken 模式 5.2.1.1.4. 基本(Basic)模式
5.2.1.5. 码型生成器 x
5.2.1.5.1. PRBS码型生成器(在Enhanced PCS和Standard PCS之间共享) 5.2.1.5.2. 伪随机模式生成器
5.2.2. 接收器数据路径 x
5.2.2.1. RX 变速器、RX Bitslip 和极性反转 5.2.2.2. 模块同步器 5.2.2.3. Interlaken 差异检查器 5.2.2.4. 解扰器 5.2.2.5. Interlaken 帧同步器 5.2.2.6. 64B/66B解码器和发送器状态机(RX SM) 5.2.2.7. 伪随机码型验证器 5.2.2.8. 10GBASE-R 误码率 (BER) 检查器 5.2.2.9. Interlaken CRC-32 检查器 5.2.2.10. Enhanced PCS RX FIFO 5.2.2.11. RX KR FEC 模块
5.2.2.6. 64B/66B解码器和发送器状态机(RX SM) x
5.2.2.6.1. PRBS检查器
5.2.2.10. Enhanced PCS RX FIFO x
5.2.2.10.1. 相位补偿模式 5.2.2.10.2. 寄存器模式 5.2.2.10.3. Interlaken 模式 5.2.2.10.4. 10GBASE-R 模式 5.2.2.10.5. 基本模式
5.3. Arria® 10 Standard PCS体系结构 x
5.3.1. 发送器数据路径 5.3.2. 接收器数据路径
5.3.1. 发送器数据路径 x
5.3.1.1. TX FIFO (与Enhanced PCS和PCIe* Gen3 PCS共享) 5.3.1.2. 字节串化器 5.3.1.3. 8B/10B 编码器 5.3.1.4. 极性反转功能 5.3.1.5. 伪随机二进制序列 (PRBS) 生成器 5.3.1.6. TX Bit Slip
5.3.1.1. TX FIFO (与Enhanced PCS和PCIe* Gen3 PCS共享) x
5.3.1.1.1. TX FIFO 低延时模式 5.3.1.1.2. TX FIFO 寄存器模式 5.3.1.1.3. TX FIFO快速寄存器模式
5.3.1.2. 字节串化器 x
5.3.1.2.1. 绑定字节串化器 5.3.1.2.2. 字节串化器禁用模式 5.3.1.2.3. 字节串化器串化 x2 模式 5.3.1.2.4. 字节串化器串化 x4 模式
5.3.1.3. 8B/10B 编码器 x
5.3.1.3.1. 8B/10B 编码器控制代码编码 5.3.1.3.2. 8B/10B 编码器复位条件 5.3.1.3.3. 8B/10B 编码器空闲字符替换功能 5.3.1.3.4. 8B/10B 编码器当前运行差异控制功能 5.3.1.3.5. 8B/10B 编码器位反转功能 5.3.1.3.6. 8B/10B 编码器字节反转功能
5.3.2. 接收器数据路径 x
5.3.2.1. 字对齐器 5.3.2.2. RX 极性反转功能 5.3.2.3. 速率匹配 FIFO 5.3.2.4. 8B/10B 解码器 5.3.2.5. 伪随机二进制序列 (PRBS) 检查器 5.3.2.6. 字节解串器 5.3.2.7. RX FIFO (与Enhanced PCS 和PCIe* Gen3 PCS共享)
5.3.2.1. 字对齐器 x
5.3.2.1.1. 字对齐器 Bit Slip 模式 5.3.2.1.2. 字对齐器手动模式 5.3.2.1.3. 字对齐器同步状态机模式 5.3.2.1.4. 字对齐器确定性延迟模式 5.3.2.1.5. 各种字对齐器模式的字对齐器码型长度 5.3.2.1.6. 字对齐器 RX 位反转功能 5.3.2.1.7. 字对齐器 RX 字节反转功能
5.3.2.4. 8B/10B 解码器 x
5.3.2.4.1. 8B/10B 解码器控制代码编码 5.3.2.4.2. 8B/10B 解码器运行差异检查器功能
5.3.2.6. 字节解串器 x
5.3.2.6.1. 字节解串器禁用模式 5.3.2.6.2. 字节解串器解串 x2 模式 5.3.2.6.3. 字节解串器解串 x4 模式 5.3.2.6.4. 绑定字节解串器
5.3.2.7. RX FIFO (与Enhanced PCS 和PCIe* Gen3 PCS共享) x
5.3.2.7.1. RX FIFO 低延时模式 5.3.2.7.2. RX FIFO 寄存器模式
5.4. Arria 10 PCI Express* Gen3 PCS体系结构 x
5.4.1. 发送器数据路径 5.4.2. 接收器数据路径 5.4.3. PIPE 接口
5.4.1. 发送器数据路径 x
5.4.1.1. TX FIFO(与Standard PCS 和Enhanced PCS 共享) 5.4.1.2. 变速器
5.4.2. 接收器数据路径 x
5.4.2.1. 模块同步器 5.4.2.2. 速率匹配 FIFO 5.4.2.3. RX FIFO(与 Standard PCS 和 Enhanced PCS 共享)
5.4.3. PIPE 接口 x
5.4.3.1. 自动速度协商 5.4.3.2. 时钟数据恢复控制
6. 重配置接口和动态重配置 x
6.1. 重新配置通道和 PLL 模块 6.2. 与重配置接口进行交互 6.3. 配置文件 6.4. 多种重配置设置档 6.5. 嵌入重配置流光器 6.6. 仲裁 6.7. 动态重配置的建议 6.8. 执行动态重配置的步骤 6.9. 直接重配置流程 6.10. Native PHY IP或PLL IP内核指导的重配置流程 6.11. 特殊情况的重配置流程 6.12. 更改 PMA 模拟参数 6.13. 端口和参数 6.14. 在多个IP模块之中动态重配置接口合并 6.15. 嵌入式调试功能 6.16. 使用数据码型生成器和检查器 6.17. 时序收敛建议 6.18. 不支持的功能 6.19. Arria® 10 收发器寄存器映射
6.2. 与重配置接口进行交互 x
6.2.1. 从重配置接口中读取 6.2.2. 写入到重配置接口
6.11. 特殊情况的重配置流程 x
6.11.1. 切换发送器PLL 6.11.2. 切换参考时钟
6.11.2. 切换参考时钟 x
6.11.2.1. ATX 参考时钟切换 6.11.2.2. fPLL 参考时钟切换 6.11.2.3. CDR 和 CMU 参考时钟切换
6.12. 更改 PMA 模拟参数 x
6.12.1. 使用直接重配置流程更改VOD、预加重 6.12.2. 使用直接重配置流程在手动模式中更改CTLE设置 6.12.3. Triggered Adaptation模式下的CTLE设置 6.12.4. 使用直接重配置流程使能或禁用环回模式
6.15. 嵌入式调试功能 x
6.15.1. Altera调试主端点 6.15.2. 可选的重配置逻辑
6.15.2. 可选的重配置逻辑 x
6.15.2.1. 功能寄存器 6.15.2.2. 控制和状态寄存器 6.15.2.3. PRBS 软核累加器
6.16. 使用数据码型生成器和检查器 x
6.16.1. 使用PRBS数据码型生成器和检查器 6.16.2. 使用伪随机码型模式
6.16.1. 使用PRBS数据码型生成器和检查器 x
6.16.1.1. 使能non bonded设计中的PRBS数据生成器 6.16.1.2. 使能bonded设计中的PRBS数据生成器 6.16.1.3. 在non bonded设计中使能PRBS数据检查器 6.16.1.4. 在bonded设计中使能PRBS检查器 6.16.1.5. 使能PRBS码型反转
6.16.1.1. 使能non bonded设计中的PRBS数据生成器 x
6.16.1.1.1. non bonded设计中使能PRBS9和PRBS31码型生成器的实例
6.16.1.2. 使能bonded设计中的PRBS数据生成器 x
6.16.1.2.1. 在bonded设计中使能PRBS9和PRBS31码型生成器的实例
6.16.1.3. 在non bonded设计中使能PRBS数据检查器 x
6.16.1.3.1. 使能PRBS数据检查器的实例
6.16.2. 使用伪随机码型模式 x
6.16.2.1. 使能伪随机码型测试模式
7. 校准 x
7.1. 具有PreSICE校准引擎的重配置接口和仲裁 7.2. 校准寄存器 7.3. 上电校准 7.4. 用户重新校准 7.5. 校准实例
7.2. 校准寄存器 x
7.2.1. Avalon-MM接口仲裁寄存器 7.2.2. 收发器通道校准寄存器 7.2.3. 小数分频PLL校准寄存器 7.2.4. ATX PLL校准寄存器 7.2.5. 功能寄存器 7.2.6. 速率切换标志寄存器
7.4. 用户重新校准 x
7.4.1. 收发器参考时钟频率或数据速率变更后的重新校准
7.4.1. 收发器参考时钟频率或数据速率变更后的重新校准 x
7.4.1.1. 用户重新校准
7.5. 校准实例 x
7.5.1. ATX PLL重新校准 7.5.2. 小数分频PLL重新校准 7.5.3. CDR/CMU PLL重新校准 7.5.4. PMA重新校准
8. 模拟参数设置 x
8.1. 使用 Assignment Editor 进行模拟参数设置 8.2. 使用已知的分配更新 Quartus 设置文件 8.3. 模拟参数设置列表 8.4. 接收器常规模拟设置 8.5. 接收器模拟均衡设置 8.6. 发送器常规模拟设置 8.7. 发送器预加重模拟设置 8.8. 发送器VOD设置 8.9. 专用参考时钟设置 8.10. 未使用的收发器RX通道设置
8.4. 接收器常规模拟设置 x
8.4.1. XCVR_A10_RX_LINK 8.4.2. XCVR_A10_RX_TERM_SEL 8.4.3. XCVR_VCCR_VCCT_VOLTAGE - RX
8.5. 接收器模拟均衡设置 x
8.5.1. CTLE设置 8.5.2. VGA设置 8.5.3. 判定反馈均衡器 (DFE) 设置
8.5.1. CTLE设置 x
8.5.1.1. XCVR_A10_RX_ONE_STAGE_ENABLE 8.5.1.2. XCVR_A10_RX_EQ_DC_GAIN_TRIM 8.5.1.3. XCVR_A10_RX_ADP_CTLE_ACGAIN_4S 8.5.1.4. XCVR_A10_RX_ADP_CTLE_EQZ_1S_SEL
8.5.2. VGA设置 x
8.5.2.1. XCVR_A10_RX_ADP_VGA_SEL
8.5.3. 判定反馈均衡器 (DFE) 设置 x
8.5.3.1. XCVR_A10_RX_ADP_DFE_FXTAP
8.6. 发送器常规模拟设置 x
8.6.1. XCVR_A10_TX_LINK 8.6.2. XCVR_A10_TX_TERM_SEL 8.6.3. XCVR_A10_TX_COMPENSATION_EN 8.6.4. XCVR_VCCR_VCCT_VOLTAGE - TX 8.6.5. XCVR_A10_TX_SLEW_RATE_CTRL
8.7. 发送器预加重模拟设置 x
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T 8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T 8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP 8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP 8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T 8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T 8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP 8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
8.8. 发送器VOD设置 x
8.8.1. XCVR_A10_TX_VOD_OUTPUT_SWING_CTRL
8.9. 专用参考时钟设置 x
8.9.1. XCVR_A10_REFCLK_TERM_TRISTATE 8.9.2. XCVR_A10_TX_XTX_PATH_ANALOG_MODE
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9.1. 先前版本的文档修订历史
1. Arria® 10 收发器PHY概述
2. 实现Arria 10收发器中的协议
3. PLL和时钟网络
4. 复位收发器通道
5. Arria 10 收发器 PHY 体系结构
6. 重配置接口和动态重配置
7. 校准
8. 模拟参数设置
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9.1. 先前版本的文档修订历史

章节 文档版本 修订内容
1G/10 Gbps以太网PHY IP内核 2017.04.20 进行了如下更改：
  • 更改了"时钟和复位信号"表中rx_data_ready的时钟域。
  • 更改了"控制和状态信号"表中rx_data_ready的时钟域。
PLL和时钟网络 2017.04.20 进行了如下更改：
  • 在相应的部分中添加了句子："该级联链中最多支持两个PLL"。
  • 在"实现fPLL至fPLL级联的步骤"中添加了下面额外的步骤："将源(上游) fPLL带宽设置为Low，将目标(下游) fPLL带宽设置为高"。
  • 在相应的部分添加了下面的注释："fPLL用作级联fPLL (下游fPLL)时，fPLL上需要进行用户重新校准。
  • 在相应的表格中添加了下面的注释："fPLL fref和clklow信号应仅通过 Intel® 外部软锁检测逻辑使用"。
  • 在"实现PLL反馈补偿绑定模式"部分添加了"上电校准后重新校准PLL的步骤"。
  • 更新了"实现x6/xN绑定模式"中的注释以表明："连接tx_bonding_clocks时，保持tx_serial_clk开启以避免任何 Intel® Quartus® Prime软件抖动错误"。
  • 在ATX PLL部分更新了："级联模式下，ATX PLL仅支持小数分频模式"。
  • 添加了新内容"使用ATX PLL和fPLL时发送PLL的间距指南"。
  • 添加了步骤以便在相位对齐选项使能时，对fPLL进行重新校准。
校准 2017.04.20 进行了如下更改：
  • 更新了使用条件以重新校准收发器或PLL。
  • 在上电校准中添加了新的流程："等待PCIe*参考时钟切换"。
收发器PHY体系结构 2017.04.20 进行了如下更改：
  • 在章节的相应部分添加了下面的说明："寄存器模式会跳过FIFO功能以消除具有严格延迟时间要求的应用的FIFO延迟不确定性。这是通过将FIFO的读取时钟与写入时钟绑定在一起来完成的"。添加了新内容"DFE触发自适应"。
  • 添加了新内容"DFE触发自适应"。
Arria® 10 收发器Native PHY 2017.04.20 进行了如下更改：
  • 更新了RX PMA端口中rx_pma_clkslip的说明。
  • 添加了新内容"不支持的特性"表明"Native PHY不应该包含在QXP中"。
PCI Express 2017.04.20 进行了如下更改：
  • 添加了注释："当使用 Arria® 10 PCIe Gen3配置时，必须在Gen1/Gen2中使能scrambling/descrambling"。
  • 添加了注释：" Intel® 建议发送Preset P8系数，以使 Arria® 10 接收器能够成功地恢复数据"。
  • 添加了新的内容："使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE)"。
收发器协议和PHY IP支持 2017.04.20 进行了如下更改：
  • 对DisplayPort协议添加了脚注："为满足DisplayPort TX电气完全符合VESA DisplayPort Standard 1.3版本和 VESA DisplayPort PHY Compliance Specification 1.2b版本，VCCT_GXB和VCCR_GXB需要为1.03V或者更高电压。请参考AN745：DisplayPort 和HDMI 接口设计指南来了解详细信息"。
动态收发器重配置 2017.04.20 进行了如下更改：
  • 在"时序收敛建议"部分添加了下面的注释："使能动态重配置(多个设置档)，请不要移动或重命名IP目录。移动IP位置，Quartus将无法获取配置设置档。如果更改了IP目录，那么默认的配置可以成功地限制时间并进行分析，但是非默认的配置将会遇到时序问题，因为时序弧可能会丢失"。
章节 文档版本 修订内容
模拟参数设置 2016.10.31 进行了如下更改：
  • 对"XCVR_A10_RX_ONE_STAGE_ENABLE"部分的表格的Assignment Editor列添加了值。
  • 对"XCVR_A10_TX_SLEW_RATE_CTRL"部分添加了一个注释。
1G/10 Gbps以太网PHY IP内核 2016.10.31 进行了如下更改：
  • 对"1G/10GbE PHY顶层信号"图添加了MII接口信号。
  • 添加了MII部分。
  • 将tx_pcfifo_error_1g和rx_pcfifo_error_1g信号添加到"控 制和状态信号"表。
  • 移除"GMII PCS寄存器"表中0x494寄存器的位地址。
  • 更改"GMII PCS寄存器"表中0x495寄存器的读/写说明。
  • 更改"GMII PCS寄存器"表中COPPER_DUPLEX_OPERATION的注释。
千兆以太网(GbE)和采用IEEE 1588v2的GbE 2016.10.31 进行了如下更改：
  • 在"采用IEEE 1588v2的GbE"部分中添加了有关RX FIFO和TX FIFO的说明。
  • 对"GbE/采用IEEE 1588v2 PHY的GbE设计的连接指南"图中的pll_powerdown信号添加一个注释。
  • 更新了"Standard PCS参数"表中的参数说明。
XAUI PHY IP内核 2016.10.31 进行了如下更改：
  • 对"可选的控制和状态信号—软核IP实现"表中的rx_channelaligned信号添加进一步的说明。
使用Arria 10收发器Native PHY IP内核 2016.10.31 进行了如下更改：
  • 对字对齐和滑位表中rx_std_wa_patternalign[<n>-1:0]的时钟域列添加了"同步到rx_clkout"。
  • 添加了"未使用的收发器通道"部分。
Arria 10动态收发器重配置 2016.10.31 进行了如下更改：
  • 在"通道或者系统依赖的PMA模拟设置"表中添加了"VGA" PMA模拟功能。
  • 将"动态重配置的模拟PMA设置(可选)"表中的AC Gain Control of High Gain Mode CTLE参数的值更新为radp_ctle_acgain_4s_0 to radp_ctle_acgain_4s_28。
  • 将"动态重配置的Analog PMA Settings (Optional)"表中Slew Rate Control参数的值更新为slew_r0 to slew_r5。
校准 2016.10.31 进行了如下更改：
  • 将"Avalon-MM接口仲裁寄存器"表中bit [1]的说明更改成"0x1=校准完成，0x0=校准未开始"。
PLL和时钟网络 2016.10.31 进行了如下更改：
  • 添加了未使用/空闲时钟线要求部分。
Arria 10收发器PHY体系结构 2016.10.31 进行了如下更改：
  • 在"诊断回环路径/Pre CDR"结构图下添加了一个注释，说明"pre-CDR环回不支持TX 预加重。建议将TX预加重的抽头都设置成0"。
  • "删除空闲数据OS"的说明更新为"会在包含四个OS的组中删除空闲数据(当存在两个连续的OS时)，直到rx_enh_fifo_pfull标志置低为止"。
  • 移除了方波码型生成器。
CPRI 2016.10.31 进行了如下更改：
  • 添加了新表格"10.1376 Gbps和12.16512 Gbps数据速率的接口宽度选项"。
  • 更新了TX PLL支持的数据速率。
  • 更新了"常规选项和数据通道选项"表中的数据速率值。
PCI Express* 2016.10.31 进行了如下更改：
  • 在"PIPE模式下的Arria 10 Transceiver Native PHY"表的端口列添加了PIPE接口宽度数。
章节 文档版本 修订内容
10GBASE-KR PHY IP内核 2016.05.02 进行了如下更改：
  • 在"10GBASE-KR PHY发布信息"表中更新了版本和发布日期。
  • 更改了"常规选项参数"表中的定义和参数。
  • 添加了"速度检测参数"表。
  • 在"自动协商和链路训练设置"表中添加并移除了参数。
  • 从"10GBASE-R参数"表中移除了参数。
  • 更改了"10GBASE-KR寄存器定义"表中的说明0x4B0和0x4D0。
  • 添加信号到"控制和状态信号"表。
  • 在"10GBASE-KR寄存器定义"表中对0x4D1添加了一个新位域。
  • 更改了"10GBASE-KR可选参考"表中INITPOSTVAL Init Post tap Value的默认值。
1G/2.5G/5G/10G多速率以太网PHY IP内核 2016.05.02 进行了如下更改：
  • 更改了"PHY IP内核结构图"。
  • 在"PHY发布信息"表中更新了版本和发布日期。
  • 更新了"资源利用率"表。
  • 更新了"PHY功能"表。
  • 更改了"1G/2.5G/5G/10G多速率以太网PHY IP内核参数"表。
  • 添加信号到"PHY接口信号"图。
  • 在"时钟和复位信号"表中添加了说明。
  • 在"收发器模式和操作速度信号"表中添加了说明。
  • 更改了"Avalon-MM接口信号"表。
  • 添加信号到"XGMII信号"表。
  • 添加寄存器到"PHY寄存器定义"表。
  • 添加参数到"1G/2.5G/5G/10G多速率以太网PHY IP内核参数"表。
1-Gigabit/10-Gigabit以太网(GbE) PHY IP内核 2016.05.02 进行了如下更改：
  • 在"1G/10GbE发布信息"表中更新了版本和发布日期。
  • 添加信号到"1G/10GbE PHY顶层信号"图。
  • 添加信号到"PHY接口信号"图。
  • 添加信号到"控制和状态信号"表。
  • 更改了"GMII信号端口"表中的说明。
模拟收发器Native PHY IP 2016.05.02 进行了如下更改：
  • 添加了脚注告知"NatveLink"模式不受"Quartus Prime Pro"版本支持。
  • 添加了"脚本IP仿真" 流程。
  • "脚本IP仿真"部分取代了"Generation Version Agonostic IP"和"Qsys Simulation Scripts"、"Use the ip-make-simscript Utility"和"How to Generate Scripts"部分。

Arria 10收发器PHY体系结构

 2016.05.02 进行了如下更改：
  • 更新了Arria 10 PMA体系结构部分的CTLE和DFE方案的配置方法。
  • 移除了Arria 10 PCI Express体系结构部分中"Gen3 PCS结构图"的一个信号。
PCI Express 2016.05.02 进行了如下更改：
  • 更新了"如何对PIPE配置布局通道"部分。
  • 更新了"主通道与 HIP相邻的x4配置"、"主通道不与HIP相邻的x4配置"、"速率开关切换"图。
PLL和时钟网络 2016.05.02
  • 更新了ATX PLL、fPLL和CMU PLL参数。
  • 更新了ATX PLL和fPLL端口。
  • 在内核模式中使用fPLL时，添加了新参数和端口。
  • 对"Delta Sigma Modulator"部分的ATX PLL和fPLL小数模式利用提供了额外的详细信息。
  • 添加了介绍"ATX PLL多设置档和嵌入式重配置"的新内容。
校准 2016.05.02
  • 更改了"用户校准"流程。
  • 更改了"上电校准"顺序。
  • 添加了"单工校准"的说明。
  • 添加了新内容"构建定制的控制逻辑来分离tx_cal_busy和rx_cal_busy信号"。
  • 更新了"Non-PCIe* Hard IP (HIP)通道的上电校准流程"、"PCIe Hard IP 和non- PCIe 通道的上电校准流程"以及"收发器参考时钟频率或数据速率变更后的重新校 准"图。
  • 更改了"收发器参考时钟频率或数据速率变更后的重新校准"部分中"用户重新校准"步骤的顺序。
其它协议 2016.05.02
  • 替换了"使用Arria 10 GT通道时超过17.4 Gbps的数据速率的设计考量"部分。
  • 将"使用Arria 10 GT通道时超过17.4 Gbps的数据速率的设计考量"标题更改为"实现Arria 10 GT通道的设计考量"。
  • 将数据速率范围"17.4 Gbps到28.3 Gbps"更改为25.78125 Gbps。
  • 更改了"收发器Bank GXBL1G中的GT和GX通道配置，通道0、1 和2的有效置换"和"收发器Bank GXBL1E和GXBL1H中的GT和GX通道配置，通道3、4和5的有效置换"的标题。
  • 移除了"PCS Direct收发器配置规则的Native PHY IP参数设置"部分。
  • 更改了"如何使用低延时模式的Enhanced PCS来实现超过17.4 Gbps的设计"部分。
  • 更新了"GT Clock Lines使能的ATX PLL IP"图。
  • 更新了"收发器Bank GXBL1G中的GT和GX通道配置，通道0、1和2的有效置换"和"收发器Bank GXBL1E和GXBL1H中的GT和GX通道配置，通道3、4和5的有效置换"表。
CPRI 2016.05.02
  • 更新了"CPRI的收发器通道数据通路和时钟"图。
  • 在"所支持的串行数据速率的通道宽度选项"表中添加了一个注释。
  • 更改了"TX PLL支持的数据速率"表中fPLL支持的数据速率。
  • 更改了"CPRI的Native PHY IP参数设置"部分中的"常规和数据通路选项"表。
模拟参数设置 2016.05.02
  • 更新"DFE连续模式"不再受到支持。在禁用、手动、自适应使能这三种模式中支持DFE。
  • 更改了"Arria 10寄存器映射"可适用的DFE模式、CTLE和VGA模式。
  • 将GT器件最大支持的数据速率更改为25.78G。
  • 移除'Register Map'标签下的ODI部分。
  • 将DFE 自适应模式从"Continuous"更改成"Adaptation enabled"。
  • 将DFE自适应模式从"Continuous"更改成"Adaptation enabled"。
Arria 10收发器协议和PHY IP支持 2016.05.02 进行了如下更改：
  • 将脚注19从"协议预置"栏移到"收发器PHY IP内核"栏。
  • 将脚注14更改成如下内容："链路训练、自动速度协商和定序器功能不包括在Native PHY IP中。使用Native PHY IP时，用户必须创建软逻辑来实现这些功能"。
Arria 10器件中的收发器复位控制 2016.05.02 进行了如下更改：
  • 在"典型的收发器PHY实现"结构图中添加了端口"user reset"。
  • 添加了注释50。
  • 更新了"收发器和接收器复位序列"结构图。
  • 在每个含有灰色部分的结构图中添加了注释"不需要理会灰色部分"的说明。
  • 在所有结构图中将"tLTD"更改为"trx_digitalreset"。
Arria 10动态收发器重配置 2016.05.02 进行了如下更改：
  • 从用户指南中移除了"片上仪器"主题以及相关的信息。
  • 必要时，利用"Native PHY IP 和ATX PLL IP"编辑"Native PHY IP"。
  • 编辑了"嵌入式重配置流光器"主题。
  • 编辑了"仲裁"主题。
  • 编辑了bonded和non bonded设计中"使用PRBS和方波数据码型生成器和检查器"。还对每种情况添加了全部实例。
  • 更新了"使用直接重配置流程在手动模式中更改CTLE设置"主题。
Arria 10 收发器 PHY 概述 2016.05.02 进行了如下更改：
  • 将最大背板速率从16.0 Gbps更新为12.5 Gbps。
  • 当VCCR/T_GXB=0.95 (低功耗模式)时，没有背板支持。
  • 添加了脚注说明有关GX和GT收发器通道支持的PCS类型的信息，可参考Arria 10器件数据表。
章节 文档版本 修订内容
Arria 10收发器PHY概述 2016.02.11 进行了如下更改：
  • 更改了图"配备72个收发器通道和四个PCIe硬核IP模块的Arria 10 GT器件"。
  • 更改了"GT收发器Bank体系结构"图。
  • 添加了"Bank GXBL1E和GXBL1H 的GT收发器Bank体系结构"图。
其他协议 2016.02.11 进行了如下更改：
  • 移除了"使用Arria 10 GT通道时超过17.4 Gbps的数据速率的设计考量"部分。
  • 将GT通道的最大数据速率更新为25.8 Gbps。
PLL和时钟网络 2016.02.11 进行了如下更改：
  • 更新了ATX PLL VCO频率的最佳性能布局指南。
  • 更新了不同协议 - OTU2e、OTU2、OC-192、6G 和12G SDI的布局建议。
  • 更新了"FPGA架构 - 收发器接口时钟"图。
  • 将GT通道的最大数据速率更新为25.8 Gbps。
模拟参数 2016.02.11 进行了如下更改：
  • 最大数据速率更新为25.8 Gbps。
章节 文档版本 修订内容
1G/2.5G/10G多速率以太网PHY IP内核 2015.12.18 进行了如下更改：
  • 从"XGMII信号"表中移除了信号。
  • 从"PHY接口信号"图中移除了信号。
  • 更改"PHY发布信息"表中的订购码。
XAUI PHY IP内核 2015.12.18 进行了如下更改：
  • 对"Arria 10器件配置中的XGMII规范的实现"图添加了说明。
具有FEC选项的10GBASE-KR PHY IP 2015.12.18 进行了如下更改：
  • 对"参数化10GBASE-KR PHY"部分添加了注释。
  • 在"控制和状态信号"表中添加了一个新信号。
1G/10 Gbps以太网PHY IP内核 2015.12.18 进行了如下更改：
  • 对"参数化1G/10GbE PHY"部分添加了注释。
  • 在"控制和状态信号"表中添加了一个新信号。
  • 更改了"时钟和复位信号"表中calc_clk_1g的说明。
Arria 10器件中的收发器复位控制 2015.12.18 进行了如下更改：
  • 对"所建议的复位序列"部分添加了说明。
  • 添加了"Arria 10默认设置预设"图。
  • 更改了信号并对"典型的收发器PHY实现"图添加了注释。
  • 对"General选项"表添加了一个参数。
  • 更新了"CDR处在手动锁定模式时，接收器的复位流程时序"图。
  • 更新了"在CDR手动锁定模式中复位收发器"部分中的步骤。
重配置接口和动态重配置 2015.12.18 进行了如下更改：
  • 更新了"切换fPLL参考时钟输入的寄存器映射"表中的切换位寄存器的定义。
  • 更新了"使用直接重配置流程使能或禁用环回模式"部分中的"设置的位值"表。
PCI Express (PIPE) 2015.12.18 更新了Gen3功能部分中的"速率开关切换"图。
PLL和时钟网络 2015.12.18 进行了如下更改：
  • 更新了"PLL级联"图。
  • 更新了"输入参考时钟源"部分中的"专用参考时钟引脚"。
校准 2015.12.18 进行了如下更改：
  • 更改了"速率切换标志寄存器"部分中的说明。
  • 对"用户重校准"部分添加了更多说明。
  • 在"PMA重校准"部分中添加了信息。
Arria 10收发器PHY体系结构 2015.12.18

更新了Arria 10 PMA体系结构部分的CTLE、DFE和自适应方案的配置方法。
模拟参数设置 2015.12.18 更新了"专用参考时钟设置"部分中"可用选项"表的non-HCSL标准。
章节 文档版本 修订内容
概述 2015.11.02 进行了如下更改：
  • 将最小数据速率从611 Mbps更改成1.0 Gbps。
  • 更改了"配备66个收发器通道和三个PCIe硬核IP模块的Arria 10 GX器件"图中PCIe硬核IP模块的位置。
使用Arria 10收发器Native PHY IP内核 2015.11.02 进行了如下更改：
  • 将Standard PCS端口表中的"TX和RX FIFO"标题更改成 "Standard PCS FIFO"。
  • 更新了Standard PCS参数表中"Enable fast sync status reporting for deterministic Latency SM"参数的说明和范围。
  • 将Standard PCS参数表中的"TX和RX FIFO参数"标题更改成"Standard PCS FIFO参数"。
  • 更新了Enhanced PCS参数部分中KR-FEC参数表的"Error marking type"范围。
  • 更新了PMA参数部分中均衡器表的"Number of fixed DFE taps"值。
  • 在普通和数据通路参数部分的普通和数据通路选项表中添加了新参数"Provide separate interface for each channel"。
  • 在普通和数据通路参数部分的普通和数据通路选项表中更新了"PMA configuration rules"的值。
  • 在"Arria 10收发器协议和PHY IP支持"表中移除了脚注，并添加了"Hard IP for PCI Express to Native PHY IP"。
  • 更新了PMA参数部分中TX PMA可选端口表的"Enable tx_pma_rxfound port (QPI)"参数的说明。
  • 更新了Enhanced PCS参数部分中Enhanced PCS TX FIFO 参数表的"TX FIFO Mode"、"Enable tx_enh_fifo_full port"、 "Enable tx_enh_fifo_empty port"参数。
  • 更新了Enhanced PCS参数部分中Enhanced PCS RX FIFO参数表的"Enable rx_enh_fifo_full port"、"Enable rx_enh_fifo_empty port"参数的说明。
  • 更新了Standard PCS参数部分中字节串化器和解串器参数表的"Enable RX byte deserializer"参数的说明。
  • 更新了动态重配置参数部分中动态重配置表的"Share reconfiguration interface"参数的说明。
  • 更新了动态重配置参数部分中配置设置档表的值和说明。
  • 更新了"tx_pma_clkout"时钟的脚注以建议该如何使用这一时钟。
  • 更新了Standard PCS端口部分中8B/10B编码器和解码器表的"tx_dispval[<n>(<w>/<s>-1:0]"信号的说明。
  • 更新了动态重配置参数部分中配置设置档表的值和说明。
  • 更新了Standard PCS参数部分中TX和RX FIFO参数表的"Enable tx_std_ pcfifo_full port"、"Enable tx_std_ pcfifo_empty port"、"Enable rx_std_ pcfifo_full port"、"Enable rx_std_pcfifo_empty port"。
  • 添加了链路到其它的部分，介绍了Standard PCS参数部分中速率匹配FIFO参数表的Basic 模式的RX速率匹配FIFO、GBE和数据通路模式的收发器通道。
  • 更新了普通和数据通路参数部分中"普通和数据通路选项"表的收发器配置规则参数的值。
  • 在普通和数据通路参数部分中的"普通和数据通路选项"表添加了新参数"Provide separate interface for each channel"。
  • 更新了"Transceiver Native PHY IP Core Parameter Editor"图。
  • 更新了"普通，通用PMA选项和数据通路选项"表。
  • 在"TX PMA可选端口"表中添加了参数"Enable tx_pma_analog_reset_ackport"。
  • 在"均衡器"表中更新了参数"Number of fixed DFE taps"。
  • 在"RX PMA可选端口"表中添加了参数"Enable rx_analog_reset_ack port"。
  • 在"动态重配置"表中添加了参数"Separate reconfig_waitrequest from the status of AVMM arbitration with PreSICE"。
  • 在"配置文件"中添加了参数"Include PMA analog settings in configuration Files"。
  • 添加了"动态重配置的Analog PMA Settings (Optional)"表。
1G/10 Gbps以太网PHY IP内核 2015.11.02 进行了如下更改：
  • 更新了"1G/10GbE 发布信息"表的发布日期和版本。
  • 更改了"时钟和复位信号"表中 tx_serial_clk_1g和rx_cdr_refclk_1g的说明。
  • 更改了"General Options参数"表中的说明。
  • 添加"1G 数据模式"表到PMA寄存器部分。
  • 从Arria 10 GMII PCS寄存器
部分移除了"1G 数据模式"行。
1G/2.5G/10G多速率以太网PHY IP内核 2015.11.02 添加了这个部分。
具有FEC选项的10GBASE-KR PHY IP内核 2015.11.02 进行了如下更改：
  • 在"10GBASE-KR寄存器定义"表中将位12添加到0x4B0字地址。
千兆以太网(GbE)和采用IEEE 1588v2的GbE 2015.11.02 进行了如下更改：
  • 添加了注释到"GbE和采用IEEE 1588v2的GbE的1250 Mbps收发器通道数据路径和时钟"图。
  • 更改了"千兆以太网(GbE)和采用IEEE 1588v2的GbE"部分中的注释。
  • 更改了"为GbE或采用IEEE 1588v2的GbE配置的Native PHY IP的信号和端口"图中的一些信号名称。
  • 更改了"TX PMA参数"表中的值。
  • 在"RX PMA参数"表中添加了一个参数，并更新的它的值。
  • 更改了"Standard PCS参数"表中的值。
10GBASE-R 2015.11.02 进行了如下更改：
  • 添加说明文本到"10GBASE-R、采用IEEE 1588v2的10GBASE-R和具有FEC的10GBASE-R种类"部分。
  • 在"如何在Arria 10 收发器中实现10GBASE-R、采用IEEE 1588v2的10GBASE-R和具有FEC的 10GBASE-R"部分中更改了步骤。
  • 更改了"10GBASE-R、采用IEEE 1588v2的10GBASE-R和具有FEC的10GBASE-R的Native PHY IP内核的信号和端口"图的信号名称。
  • 更新了"普通和数据通道参数"表中的参数。
  • 更新了"RX PMA参数"表中的参数。
  • 更新了"Enhanced PCS参数"表中的参数。
  • 更新了"Block Sync参数"表中的参数。
  • 更新了"动态重配置参数"表中的参数。
XAUI PHY IP内核 2015.11.02 进行了如下更改：
  • 更改了"XAUI发布信息"表中的发布日期和版本。
  • 更改了"XAUI PHY IP内核寄存器"表的说明。
  • 在"XAUI PHY IP内核"部分添加了说明。
1G/2.5G/10G多速率以太网PHY IP内核 2015.11.02 添加了这个部分。
PCI Express (PIPE) 2015.11.02 进行了如下更改：
  • 更新了"PIPE模式下的Arria 10收发器Native PHY的端口"表中端口"pipe_g3_txdeemph[17:0]"的说明。
  • 更新了"PIPE模式下的Arria 10收发器Native PHY的端口"表的预设至TX去加重映射。
  • 更新了"绑定配置中的主通道"部分的x4配置和x4其它配置图。
  • 更新了"Gen3数据速率的PHY IP Core for PCIe (PIPE)链路均衡"部分。
  • 更新了"PIPE Gen3设计的连接指南"图。
  • 在"如何在Arria 10收发器中实现PCI Express(PIPE)"部分中添加了建议。
  • 对"PIPE Gen1，Gen2，Gen3模式下的Arria 10 Native PHY IP的参数 - TX PMA"表中的参数"PCS TX channel bonding master"更新了说明。
  • 在"PIPE的fPLL IP参数设置"部分添加了表"PIPE Gen1，Gen2，Gen3模式下Arria 10 fPLL IP的参数设置"。
  • 在"PIPE的ATX PLL IP参数设置"部分添加了表"PIPE Gen1，Gen2，Gen3模式下的Arria 10 ATX PLL IP的参数"。
  • 更新了"PIPE模式下的Arria 10收发器Native PHY的端口"表中端口pipe_tx_elecidle的说明。
  • 更新了"PIPE模式下的Arria 10收发器Native PHY的端口"表中端口pipe_tx_compliance的说明。
  • 更新了"PIPE模式下的Arria 10收发器Native PHY的端口"表中端口pipe_g3_txdeemph[17:0]的说明。
  • 在"PIPE的fPLL端口"部分添加了"PIPE的fPLL端口"。
  • 在"PIPE 的ATX PLL 端口"部分添加了表"PIPE 的ATX PLL 端口"。
  • 在"到TX去加重的预置映射"部分添加了表"到TX去加重的Arria 10预置映射"。
  • 在"如何对PIPE配置布局通道"部分中更新了图"其它配置"。
  • 更新了"Gen3数据速率的PHY IP Core for PCIe (PIPE)链路均衡"部分。
其他协议 2015.11.02 进行了如下更改：
  • 添加了"Enhanced PCS FIFO操作"部分。
  • 将"普通和数据通路参数"表中的最小数据速率从960 Mbps更改至1.0 Gbps。
PLL和时钟网络 2015.11.02 进行了如下更改：
  • 更新了ATX PLL、CMU PLL和fPLL配置选项、参数和设置。
  • 更新了ATX PLL布局的图和实例。
  • 阐明PLL至PLL级联的支持。
  • 基于数据速率创建TX PLL建议。
  • 更新了ATX PLL、fPLL和CMU PLL的Quartus设置。
  • 对fPLL添加了详细说明和图，使用实例驱动架构。
  • 更新了PLL反馈和级联时钟网络图。
  • 更新了实现PLL级联的步骤。
将收发器通道复位 2015.11.02 进行了如下更改：
  • 更新了"复位条件"表。
  • 创建了"收发器PHY实现"部分。
  • 更新了"典型的收发器PHY实现"图并将其移到"收发器PHY实现"部分。
  • 添加"模型1：默认模型"和"模型2：确认模型"部分到"如何进行复位？"部分。
  • 更新了"使用Altera收发器PHY复位控制器"部分中的"收发器PHY复位控制器系统结构图"。
  • 将"对于pll_select的用法示例"添加到"收发器PHY复位控制器接口"部分。
PMA体系结构 2015.11.02 进行了如下更改：
  • 更新了判决反馈均衡(DFE)部分中的"通道脉冲响应"图。
  • 更新了PMA参数部分均衡器表中"Number of fixed DFE taps"的值。
Enhanced PCS体系结构 2015.11.02 进行了如下更改：
  • 更新了相位补偿模式和基本模式部分。
  • 添加了64B/66B编码器复位条件部分。
  • 更新了TX变速器、TX Bitslip和极性反转部分。
  • 更新了RX变速器、RX Bitslip和极性反转图。
  • 在Enhanced PCS介绍说明中添加了"模块同步"。
  • 更新了Enhanced PCS TX FIFO部分。
  • 更新了TX相位补偿模式部分的参考链接。
  • 更新了TX寄存器模式的说明。
  • 更新了Interlaken帧生成器部分的说明。
  • 更新了64B/66B编码器和发送器状态机部分的标题。
  • 更新了PRBS码型生成器(在Enhanced和Standard之间共享)的标题。
  • 更新了方波码型生成器(在Enhanced与Standard之间共享)。
  • 更新了RX寄存器模式的说明。
Standard PCS体系结构 2015.11.02 进行了如下更改：
  • 更新了字节解串器部分的串化x2和x4模式。
  • 对8B/10B编码器位和字节倒转功能添加了新图。
重配置接口和动态重配置 2015.11.02 行了如下更改：
  • 更改了"执行动态重配置的步骤"部分中的程序，使其更通用，支持其它部分的程序可以参考它。
  • 添加了"使用直接重配置流程更改VOD、预加重"部分。
  • 添加了"动态重配置的Analog PMA Settings (Optional)"表。
  • 从"片上仪器"部分中移除四个表。
  • 更改了"使用ODI构建片上眼图流程"部分中的程序。
  • 添加条目到"Arria 10动态重配置功能支持"表。
  • 改进了"与重配置接口进行交互"部分中访问请求的说明。
  • 更新了"配置文件"部分。
  • 添加信息到"嵌入式重配置流光器"部分。
  • 修改了"含有嵌入式流光器的Arria 10 Native PHY"图。
  • 介绍了"仲裁"部分中的两个层次的仲裁。
  • 将"执行动态重配置的步骤"部分中的"执行动态重配置的步骤"图转换成一组程序。
  • 添加了"动态重配置的复位建议"部分。
  • 将有关PMA模拟设置的信息添加到"更改PMA模拟参数"部分。
  • 在"在手动模式中更改CTLE设置"部分中添加了程序的步骤。
  • 更新了"串行回环模式"部分中程序的步骤。
  • 将标题"IP指导重配置流程"更改为"Native PHY或PLL IP指导重配置流程"。
  • 更新了"Native PHY或PLL IP指导重配置流程"中程序的步骤，并在第1个程序后添加了一个注释。
  • 更新了"切换发送器PLL"部分中程序的步骤。
  • 更新了"ATX参数时钟"、"fPLL参数时钟"以及"CDR和CMU参考时钟"部分中程序的步骤。
  • 更新了"Avalon接口参数"表以显示哪一个参数编辑器对每个参数有效。
  • 更正了"启动码型检查器" 部分中步骤1a中的值。
  • 将有关硬核PRBS模块的信息添加到"PRBS软核累加器"部分。
  • 添加了PRBS检查器控制和状态信号列表至"使用PRBS和方波数据码型生成器和检查器"部分。
  • 更新了"使能PRBS和方波数据生成器"和"使能PRBS和数据检查器"部分中程序的步骤。
  • 更新了"使能PRBS9和PRBS31码型生成器的实例"和"使能PRBS数据检查器的实例"部分中程序的步骤。
  • 更新了"使能伪随机码型测试模式"部分中程序的步骤。
校准 2015.11.02 进行了如下更改：
  • 更改了"通过PreSICE校准引擎重配置接口和仲裁"部分中的说明。
  • 更改了"校准寄存器"部分中的说明。
  • 更改了"量产器件的收发器通道PMA校准寄存器"表的说明。
  • 移除了"收发器通道校准寄存器"部分的说明。
  • 更改了"小数分频PLL校准寄存器"表中的值。
  • 更改了"校准状态的PMA功能寄存器"表。
  • 添加了"校准状态的ATX PLL功能寄存器"表。
  • 添加了"校准状态的fPLL功能寄存器"表。
  • 添加说明至"功能寄存器"部分。
  • 添加了"速率切换标志寄存器"部分。
  • 添加步骤至"用户重新校准"部分。
  • 更改了"CDR/CMU PLL重新校准"部分的说明。
  • 添加步骤至"PMA重新校准"部分。
  • 更改了"收发器参考时钟或数据速率变化时的重新校准流程"图。
  • 添加步骤至"用户重新校准"部分。
  • 更新了"量产器件的收发器通道PMA校准寄存器"表。
  • 更新了"小数分频PLL校准寄存器"表。
  • 更新了"ATX PLL校准寄存器"表。
  • 更改了"ATX PLL校准寄存器"部分中的说明。
  • 添加说明至"功能寄存器"部分。
  • 更改了"Non-PCIe Hard IP (HIP)通道的上电校准流程"图。
  • 更改了"PCIe HIP和non-PCIe通道的上电校准流程"图。
  • 移除了"用户重新校准"部分中的一些步骤。
  • 移除了"ATX PLL重新校准"部分中的一些步骤。
  • 移除了"小数分频PLL重新校准"部分中的一些步骤。
  • 移除了"PMA重新校准"部分中的一些步骤。
  • 移除了"检查校准状态"部分。
模拟参数设置 2015.11.02 进行了如下更改：
  • 更改了CTLE设置部分中"XCVR_A10_RX_EQ_DC_GAIN_TRIM"参数的设置。
  • 更新了"模拟参数设置列表"表以反映DFE固定抽头的数量。
  • 更新了判定反馈均衡器 (DFE) 设置部分中"DFE固定抽头分配"表。
  • 更新了"接收器常规模拟设置"部分中XCVR_A10_RX_LINK QSF分配的说明。
  • 更新了"接收器模拟均衡设置"部分中XCVR_A10_RX_EQ_DC_GAIN_TRIM QSF、XCVR_A10_RX_ADP_CTLE_EQZ_1S_SEL QSF、XCVR_A10_RX_ADP_CTLE_ACGAIN_4S QSF和XCVR_A10_RX_ADP_VGA_SEL QSF分配的说明。

  • 更新了"发送器常规模拟设置"部分中XCVR_A10_TX_LINK QSF、XCVR_A10_TX_SLEW_RATE_CTRL QSF和XCVR_A10_TX_LINK QSF分配的说明。
章节 文档版本 修订内容
10GBASE-KR PHY IP内核 2015.05.11 进行了如下更改：
  • 更改了"10GBASE-KR PHY寄存器定义"部分中字地址0x4D0的寄存器定义。
概述 2015.05.11 从1.0 Gbps到611 Mbps更改支持的数据速率的下限
校准 2015.05.11 进行了如下更改：
  • 全局更改寄存器的偏移。
  • 更改了"通过PreSICE校准引擎重配置接口和仲裁"部分中的说明。
  • 更改了"校准寄存器"部分中的说明。
  • 更改了"Avalon-MM接口仲裁寄存器"表中的说明，并添加了一个位。
  • 更改了"收发器通道校准寄存器"表中的说明。
  • 更改"小数分频PLL校准寄存器"表中的说明。
  • 更改了"ATX PLL校准寄存器"表中的说明。
  • 添加了"Non-PCIe Hard IP (HIP)通道的上电校准流程"和"PCIe HIP和non-PCIe通道的上电校准流程"图。
  • 在"用户重新校准"部分中将"Avalon-MM接口"更改成"内部配置总线"。
  • 在"ATX PLL重新校准"部分中将"Avalon-MM接口"更改成"内部配置总线"。
  • 在"小数分频PLL重新校准"部分中更改了位来校准fPLL并将"Avalon-MM接口"更改成"内部配置总线"。
  • 在"CMU或CDR PLL重新校准"部分中将"Avalon-MM接口"更改成"内部配置总线"。
  • 更改了"用户重新校准"部分中的地址。
  • 更改了"ATX PLL重新校准"部分中的地址。
  • 更改了"小数分频PLL重新校准"部分中的地址。
  • 更改了"CDR/CMU PLL重新校准"部分中的地址。
  • 在"PMA重新校准"部分中更改了地址并添加了说明。
  • 更改了"检查校准状态"部分中的地址。
  • 在"PMA重新校准"部分中将"Avalon-MM接口"更改成"内部配置总线"。
  • 添加了"功能寄存器"部分。
10GBASE-R 2015.05.11 进行了如下更改：
  • 添加了一个参数至"RX PMA参数"表。
10GBASE-KR PHY IP内核 2015.05.11 进行了如下更改：
  • 在"10GBASE-KR PHY寄存器定义"部分中更改了下面的位和说明：
    • 对地址0x4D0[21:20]更改了位和说明。
    • 添加了地址0x4D0[22]。
    • 移除了地址0x4D0[26:24]。
    • 添加了地址0x4D0[28:24]。
    • 移除了地址0x4D0[27]和0x4D0[28]。
Interlaken 2015.05.11 进行了如下更改：
  • 添加了可用的预设变化至"Interlaken"和"如何在Arria 10收发器中实现Interlaken"部分。
  • 更新了"TX PMA参数"、"RX PMA参数"、"Enhanced PCS参数"、"Interlaken帧生成器参数"和"Interlaken帧同步器参数"表中一些参数的值。
1G/10 Gbps以太网PHY IP内核 2015.05.11 进行了如下更改：
  • 更改了"1G/10GbE发布信息"表中的产品编号。
  • 更改了"时钟和复位信号"表的说明。
  • 移除了"寄存器定义"表中地址0x4D0的下列位：
    • 19:18
    • 26:24
    • 27
PCI Express (PIPE) 2015.05.11 进行了如下更改：
  • 更新了"PIPE Gen1/Gen2配置的收发器通道数据通路"、"PIPE Gen1/Gen2/Gen3配置"、"PCIe反向并行环回模式数据通路"和"PIPE的Native PHY IP的信号和端口"图。
  • 更新了"速率切换" Gen3功能。
  • 更新了"PIPE Gen1，Gen2，Gen3模式下的Arria 10 Native PHY IP的参数" 表中的"Enable simplified interface"和"Provide separate interface for each channel"参数。
  • 更新了"PIPE Gen1，Gen2，Gen3模式下的Arria 10 Native PHY IP的参数 - TX PMA"表中的"PCS TX channel; bonding master"参数。
  • 更新了"PIPE Gen1，Gen2，Gen3模式下的Arria 10 Native PHY IP的参数 - RX PMA"表中的"Selected CDR reference clock frequency"参数。
  • 更新了"如何对PIPE配置布局通道"部分，以包括使用Arria 10 PCIe硬核IP的布局指南。
CPRI 2015.05.11 进行了如下更改：
  • 更新了"CPRI PHY设计的连接指南"图。
  • 在手动模式下，对"Behavior of word aligner status signals for varying interface widths"添加了表格。
其他协议 2015.05.11 进行了如下更改：
  • 更新了"一个PCS Direct PHY设计的连接指南"图。
  • 更新了"低延迟模式设计中的Enhanced PCS连接指南"图。
  • 更新了"要求插入四个跳过码型的速率匹配FIFO插入"图后的说明。
  • 添加了注释到"TX Bit Slip"部分。
  • 更改了"8-bit模式下的TX比特滑移"和"16-bit模式下的TX比特滑移"图中rx_parallel_data的值。
XAUI PHY IP内核 2015.05.11 进行了如下更改：
  • 移除了"XAUI PHY TimeQuest SDC约束"部分中的set_max_skew约束。
使用Arria 10收发器Native PHY IP内核 2015.05.11 进行了如下更改：
  • 更新了收发器Native PHY IP内核参数编辑器的图。
  • PMA参数
    • 更新了TX PMA和RX PMA "均衡器"部分中的PMA参数分类。
    • 在"TX PMA可选端口" 表添加了参数Enable tx_pma_iqtxrx_clkout port和Enable tx_seriallpbken port。
    • 在"RX PMA可选端口"表中添加了参数Enable rx_pma_iqtxrx_clkout port。
    • 更新"RX PMA参数"表到"RX CDR选项"和"均衡"部分。
    • 从RX PMA可选端口表中移除了选项Enable rx_pma_div_clkout division因子。
    • 更新了"RX PMA"参数表中的"CTLE Adaptation Mode"和"DFE Adaptation Mode"的说明。
    • 更新了"TX绑定选项"表中参数Enable tx_pma_clkout port和Enable tx_pma_div_clkout port的值和说明。
    • 更新了"RX PMA可选端口"表中参数Enable rx_pma_clkout port和Enable rx_pma_div_clkout port的值和说明。
  • Enhanced PCS参数
    • 移除了Enable rx_enh_fifo_cnt port和Enable tx_enh_fifo_cnt port参数。
    • 移除了"Enhanced PCS TX FIFO参数"表中参数TX FIFO Mode for Register Mode的说明。
    • 在"齿轮箱参数"表中添加了Error marking type参数。
    • 将"Interlaken帧生成器参数"表中的参数名从Enable Frame Burst更新为Enable Frame Generator Burst Control。
    • 更新了"Enhanced PCS TX FIFO参数"表中的参数TX FIFO Mode for Register Mode的说明。
    • 更新了PRBS、方波和PRP、PRBS检查器和PRP验证器部分的码型生成器。
  • Standard PCS参数
    • 删除了"TX和RX FIFO参数"表中fast_register mode的说明。
    • 更新了"Word Aligner和Bitslip参数"表中参数RX word aligner pattern length、Enable rx_std_wa_a1a2size port和Enable rx_std_bitslipboundarysel port的说明。
    • 在"Word Aligner和Bitslip参数"表中添加了参数Enable fast sync status reporting for deterministic Latency SM。
  • PCS Direct
    • 添加了"PCS Direct"部分来说明这一选项可用的参数。
    • 在"普通和数据通路参数"部分中添加了"PCS Direct"功能模块。
  • 动态重配置参数
    • 将"嵌入式调试"表的名称更改成"可选重配置逻辑"。
    • 从"可选重配置逻辑"表中移除了参数Enable Embedded Debug。
    • 在"可选重配置逻辑"表中添加了参数Enable ODI acceleration logic。
    • 添加了新的部分"配置文件"。
    • 在"可选重配置逻辑"表中添加了参数Enable ODI acceleration logic。
  • PMA端口
    • 在"TX PMA端口"表中添加了端口tx_pma_iqtxrx_clkout和rx_seriallpbken。
    • 更新了"TX PMA端口"表中tx_pma_txdetectrx[<n>-1:0]和tx_pma_rxfound[<n>-1:0]端口的说明。
    • 更新了"TX PMA端口"表中的端口顺序来匹配PHY IP内核。
    • 在"RX PMA端口"表中添加了rx_pma_iqtxrx_clkout port。
    • 更新了"TX PMA端口"表中端口tx_pma_clkout 和tx_pma_div_clkout的说明。
    • 更新了"RX PMA端口"表中端口rx_pma_clkout和rx_pma_div_clkout的说明。
  • Enhanced PCS端口
    • 从"Enhanced PCS TX和RX FIFO"表中删除了端口tx_enh_fifo_cnt和rx_enh_fifo_cnt。
    • 添加了"KR-FEC"表。
    • 将表的名称从"Bitslip"更新成"Gearbox"。
    • 更新了"Bit Encodings for Interlaken with Enable Simplified Interfaced ON"和"Enable Simplified Interfaced OFF"表中端口tx_control和rx_control的位偏移、功能性和说明。
    • 更新了"基本单宽度模式的比特编码"、"基本双宽度模式的比特编码"和"基本模式"表中端口tx_control和rx_control的位偏移、功能性和说明。
    • 更新了TX控制和RX控制位编码表。
  • Standard PCS
    • 更新了"TX"和"RX FIFO"以及"速率匹配FIFO"表中端口rx_std_pcfifo_empty[<n>-1:0]和rx_std_rmfifo_empty[<n>-1:0]的说明。
    • 更新了"8B/10B编码器和解码器"表中端口rx_datak[<n><w>/<s>-1:0]的方向。
    • 从"比特倒转与极性反转"表中移除了端口rx_std_elecidle[<n>-1:0]。
    • 在"比特倒转与极性反转"表中合并了"Signal Detection"。
    • 在"8B/10B编码器和解码器"表中添加了端口tx_datak。
PMA体系结构 2015.05.11 进行了如下更改：

  • 更新了"发送器缓冲器"中的链路XCVR_A10_RX_TERM_SEL。

  • 更新了"接收器缓冲器"ODI垂直步长至63 (0和+/-32)。

  • 更新了CTLE部分的适应模式。将CTLE移到"如何启用CTLE和DFE"部分的CTLE。
  • 更新了VGA部分的适应模式。
  • 更新了适应模式的DFE部分。将DFE移到新的"如何启用CTLE和DFE"部分。
  • 移除了Triggered DFE模式。
  • 移除了有关浮点抽头的所有参考。
Enhanced PCS体系结构 2015.05.11 进行了如下更改：
  • 更新了码型生成器(PRBS、方波和PRP)、PRBS检查器和PRP验证器部分。
  • 修订了TX FIFO快速寄存器模式的说明。
  • 更改了"Enhanced PCS码型生成器"的标题和说明。
  • 添加了新部分"PRBS码型生成器(在Enhanced和Standard PCS之间共享)"、"方波码型生成器(在Enhanced和Standard PCS之前共享)"和"Pseudo-Random码型生成器"。
  • 将子标题"PRBS验证器"更改成"PRBS检查器"，并更改了说明。
  • 更改了"PRP验证器"中的说明。
重配置接口和动态重配置 2015.05.11 进行了如下更改：
  • 全面修订，更新和重组章节。
  • 添加了下面的新部分：
    • 多种重配置设置档
    • 嵌入式重配置流光器
    • 仲裁
    • 使能或禁用环回模式
    • IP指导重配置流程
    • 片上仪器
    • Altera调试主端点
    • ODI加速逻辑
模拟参数设置 2015.05.11 进行了如下更改：
  • 更正了每种参数设置中语法说明的拼写错误。
  • 添加了 XCVR_A10_TX_SLEW_RATE_CTRL参数。
  • 对下面参数的可用值进行了更改：
    • XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
    • XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
    • XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
PLL和时钟网络 2015.05.11 进行了如下更改：
  • 更新了ATX PLL、CMU PLL和FPLL配置选项、参数和设置。
  • 修改了Arria 10器件的发送器PLL数据速率范围。
  • 增加xN时钟通道跨度。
  • 添加ATX PLL到fPLL级联的详细内容。
表 329.  文件修订历史
章节 文档版本 修订内容
Arria 10收发器PHY概述 2014.12.15 进行了如下更改：
  • 添加了125-Mbps数据速率可能在"Arria 10收发器PHY概述"部分中进行过采样的声明。
  • 更改了"GX收发器通道支持的PCS类型"表中Standard PCS和Enhanced PCS的数据速率范围。
  • 更改了"GX收发器通道"部分中的注释。
  • 更改了"GT通道配置下的PCS类型和支持的数据速率"表中Standard PCS和Enhanced PCS的数据速率范围。
  • 对"配备96个收发器通道和四个PCIe硬核IP模块的Arria 10 GT器件"图添加了图例项。
  • 对"配备72个收发器通道和四个PCIe硬核IP模块的Arria 10 GT器件"图添加了图例项。
  • 对"配备48个收发器通道和两个PCIe硬核IP模块的Arria 10 GT器件"图添加了图例项。
  • 更改了"GT通道配置下的PCS类型和支持的数据速率"表的说明。
  • 更改了对"GT通道配置下的PCS类型和支持的数据速率"表中GT通道Standard PCS和PCIe Gen3 PCS类型数据速率的支持。
  • 对"校准"部分的Arria 10 GX、GT和SX器件系列引脚连接指南添加相关链接。
使用Arria 10收发器Native PHY IP内核 2014.12.15 进行了如下更改：
  • 更新了PMA端口部分中的tx_cal_busy和rx_cal_busy信号的说明。
  • 添加了Enhanced PCS TX和RX控制端口部分，更好地介绍用于不同协议的tx_control和rx_control位编码。从Enhanced PCS端口部分中移除tx_control和rx_control信号的位编码。
  • 更新了Enhanced PCS Ports部分中提及的有关信号的时钟域信息。
  • 更新了Standard PCS端口部分中rx_std_wa_patternalign信号的说明。
  • 更新了通用数据路径参数和PMA参数部分中的参数说明。
  • 更新了PMA端口部分中的端口说明。
Interlaken 2014.12.15 对参数表进行了如下更改：
  • 在"TX PMA参数"表的"TX channel bonding mode"参数中添加了另一个值。
  • 在"TX PMA参数"表的"PCS TX channel bonding master"和"Actual PCS TX channel bonding master"参数中添加了值。
  • 更正了"RX PMA参数"表中"CTLE adaptation mode"参数的值。
  • 将"Enable Interlaken TX random disparity bit"参数添加到"Interlaken差异生成器和检查器参数"表。
  • 将"齿轮箱参数"表中的4个参数更改成"Off"。
  • 从"动态重配置参数"表中移除"Enable embedded debug"参数。
千兆以太网(GbE)和采用IEEE 1588v2的GvE 2014.12.15 进行了如下更改：
  • 对"为GbE或采用IEEE 1588v2的GbE配置的Native PHY IP的信号和端口"图添加了图表介绍。
10GBASE-R 2014.12.15 进行了如下更改：
  • 对"10GBASE-R、采用IEEE 1588v2的10GBASE-R和具有FEC的10GBASE-R的Native PHY IP内核的信号和端口"图添加了图表介绍。
1G/10 Gbps以太网PHY IP内核 2014.12.15 进行了如下更改：
  • 更改了0x494和0x495的说明，以及将0x4a4位4添加到"GMII PCS寄存器"部分。
具有FEC选项的10GBASE-KR PHY IP 2014.12.15 进行了如下更改：
  • 对"10GBASE-KR PHY IP内核结构图"进行更改以激活Standard TX PCS、Standard RX PCS和GbE PCS模块。
  • 对"10GBASE-KR功能说明"部分添加了一个注释。
  • 对"常规选项"表添加了一个新参数。
  • 对"可选参数"表中VPOSTRULE、VPRERULE、INITPOSTVAL和INITPREVAL的默认值进行更改。
  • "10GBASE-KR PHY寄存器定义"表格：
    • 更改了寄存器地址0x4D0[7:4]的默认值。
    • 更改寄存器地址0x4D0[17]的默认值。
    • 更改了寄存器地址0x4B2的说明。
    • 更改了寄存器地址0x4D5和0x4D6的说明。
  • 对"时钟和复位信号"表中下列信号的说明进行了更改。
    • tx_pma_clkout
    • rx_pma_clkout
    • tx_pma_div_clkout
    • rx_pma_div_clkout
  • 对"XGMII信号"表中下列信号的说明进行了更改。
    • xgmii_tx_clk
    • xgmii_rx_clk
  • 移除"采用两个背板以太网和两个线路侧(1G/10G)以太网通道的仅限PHY设计示例"图中的1588 Soft FIFO模块。
1G/10 Gbps以太网PHY IP内核 2014.12.15 进行了如下更改：
  • 更改了"1G/10GbE寄存器定义"表中寄存器地址0x4D5的说明。
  • 移除了"1G/10GbE PHY结构图"中链路训练模块的Daisy Chain和uP I/F线。
XAUI PHY IP内核 2014.12.15 进行了如下更改：
  • 在"XAUI配置中的收发器时钟和通道布局指南"部分中添加了PMA宽度要求。
  • 更改"XAUI配置的收发器时钟"图的说明。
  • 更改了"XAUI配置中的收发器时钟和通道布局指南"部分的注释。
  • 对"相位补偿FIFO使能情况下的XAUI配置的收发器时钟"图添加了一个注释。
  • 添加了"相位补偿FIFO使能情况下的XAUI配置的收发器时钟"图。
  • 移除了"常规选项"表中的Data rate参数。
  • 移除了"时钟和复位信号"表中的tx_digitalreset信号。
  • 更改了"PMA通道控制器信号"表中可用的信号。
  • 将Enable phase compensation FIFO参数添加到"高级选项"表。
  • 将pll_cal_busy_i信号添加到"XAUI顶层信号 — 软核PCS和PMA"图。
  • 将xgmii_rx_inclk端口添加到"XAUI顶层信号 — 软核PCS和PMA"图。
  • 更改了"时钟和复位信号"表中的说明。
  • 从"PMA通道控制器信号"表中移除了下列信号：
    • tx_bonding_clocks[5:0]
    • pll_cal_busy_i
    • pll_powerdown_o
    • pll_locked_i
  • 对"XAUI PHY IP内核寄存器"表进行了如下更改。
    • 移除了cal_blk_powerdown
    • 移除了 pma_tx_pll_is_locked
    • 移除字地址0x082、0x083、0x086、0x087、0x088、0x089
    • 移除了patterndetect[7:0]
    • 更改了syncstatus [7:0]的说明
  • 将xgmii_rx_inclk端口添加到"SDR RX XGMII接口"表。
  • 将pll_cal_busy_i端口添加到"PMA通道控制器信号"表。
  • 添加了"XAUI PHY TimeQuest SDC约束"部分。
PCI Express 2014.12.15
  • 在Gen3速率切换部分中添加了PIPE Gen3 32 bit PCS时钟速率表。
  • 更新了速率切换变更图。
  • 更新了简化的接口禁用时的比特映射表。
  • 更新了如何对PIPE配置布局通道中的图。
  • 更新了PIPE Gen1，Gen2，Gen3模式下的Arria 10 Native PHY IP的参数 - TX PMA表。
  • 更新了PIPE的Native PHY IP的信号和端口图中的时钟域。
  • 更新了PIPE模式下的Arria 10收发器Native PHY的端口表。
  • 更新了PIPE配置的逻辑PCS主通道表。
  • 更新了Gen1/Gen2的PCIe反向并行环回功能与输入信号名称。
  • 更新了 速率开关切换图。
  • 更新了 Gen3数据发送图中的Gearbox Gen3 Transmission信号。
  • 更新了PIPE设计实例部分。
  • 更新了Gen3 Power State Management P1 to P0 Transition信号。
  • 更新了PIPE配置支持的功能表。
  • 更新了Gen1/Gen2特性部分。
CPRI 2014.12.15
  • 更新了"RX字对齐器模式"的参数值。
  • 对GUI "Enable Interlaken TX random disparity bit"的Interlaken添加新选项。
  • 将PMA配置规则的选项"SATA"更改为"SATA/SAS"。
  • 将GUI选项"CTLE adaptation mode"更改为"DFE adaptation mode"。
其他协议 2014.12.15 进行了如下更改：

使用Enhanced PCS的"Basic (Enhanced PCS)"和"Basic with KR FEC"配置

  • 添加了四个新部分："TX Bit Slip"、"TX极性反转"、"RX Bit Slip"和"RX极性反转"。

将标准PCS的基本/自定义协议和带有速率匹配配置的基本/自定义协议一起使用。

  • 更改了"当PCS-PMA接口宽度为10比特时的手动模式"和"当PCS-PMA接口宽度为16比特时的手动模式"图中的tx_parallel_data初始值。
  • 将"普通选项和数据通路选项参数"表中"Data rate"参数的最低值更改成1 Gbps。
模拟收发器Native PHY IP内核 2014.12.15 进行了如下更改：
  • 在引导部分，移除了网表列表中的第三项，因为门级时序仿真不再支持此项。
  • 移除了"如何使用NativeLink指定一个ModelSim-Altera仿真"部分中所提及的ModelSim DE仿真器。
PLL和时钟网络 2014.12.15 进行了如下更改：
  • 添加有关Quartus II软件14.1 ACDS支持的PLL级联。
  • 在表格：Arria 10器件中的发送PLL中更正了ATX PLL支持的最小数据速率。
  • 更正了ATX PLL和CMU PLL IP内核中PLL output frequency范围的错误。
  • 更正了ATX PLL IP内核中PLL reference clock frequency范围的错误。
  • 在输入参考时钟源部分中添加了有关抖动性能的注释。
  • 更新了混合和匹配设计实例图以表示在实例中使用了MCGB。
  • 将PLL支持的最小数据速率更改为1 Gbps。
将收发器通道复位 2014.12.15 进行了如下更改：
  • 更新了"上电后的发送器复位序列"和"器件操作过程中的发送器复位序列"图。
  • 改进了"收发器PHY复位控制器IP内核顶层信号"图中的格式。
  • 更新了"顶层信号"表格中reset、tx_analogreset和rx_analogreset参数的说明。
Arria 10收发器PHY体系结构 2014.12.15 进行了如下更改：

Arria 10 PMA体系结构

  • 添加高速差分I/O和配电网络到发送器缓冲器电路。
  • 添加了配电网络包括符号间干扰补偿。
  • 将可编程预加重链接相关的图替换成预加重和输出摆率设置估算器。

Arria 10 Standard PCS体系结构

  • 将Standard PCS数据速率从12.5 Gbps更改成12 Gbps。

Arria 10 PCI Express Gen3 PCS体系结构

  • 更新发送器数据通路中的TX FIFO。
  • 将Standard PCS数据速率从12.5 Gbps更改成12 Gbps。

Arria 10 Enhanced PCS体系结构

  • 添加PRBS7生成器以支持64位宽。
  • 更新了当TX FIFO被用在相位补偿模式时，tx_enh_data_valid控制信号的规则。
重配置接口和动态重配置 2014.12.15 进行了如下更改：
  • 重新组织了章节大纲以更好地匹配重配置流程。
  • 更新了章节的简介部分以更好地解释动态重配置使用实例。
  • 添加了图在Arria 10收发器IP内核中重配置接口和重配置接口的顶层信号。
  • 添加了时序收敛建议部分。
  • 更改了表：PMA模拟功能偏移中Max Vod的值。
  • 更新了表：有效最大预加重设置。
  • 更新了端口和参数部分：
    • 更新了说明以更好地表明"Shared"和"Not Shared"重配置接口之间的不同。
    • 更新Avalon时钟频率至100 MHz。
    • 更新了表：共享的重配置接口使能的重配置接口端口和共享的重配置接口禁用的重配置接口端口中的信号名称。
  • 在Interfacing with Reconfiguration Interface部分中添加了说明以表示请求访问Avalon-MM接口的步骤。
  • 更新了对重配置接口执行一个读操作和对重配置接口执行一个写操作部分中步骤。
  • 更新了使用配置文件部分，具体说明什么时钟使用配置文件。
  • 更新了切换发送器PLL、切换参数时钟和更改PMA模拟参数部分中的步骤。
校准 2014.12.15 初始版本。
模拟参数设置 2014.12.15 进行了如下更改：
  • 修改了Rules部分的XCVR_A10_TX_COMPENSATION_EN。
  • 更改了XCVR_A10_RX_ONE_STAGE_ENABLE参数设置表格中的可用选项。
  • 更改了"XCVR_A10_RX_ADP_CTLE_ACGAIN_4S"参数设置。
  • 添加了"XCVR_VCCR_VCCT_VOLTAGE"参数设置。
表 330.  文件修订历史
章节   修订内容
以太网 2014.10.08 更改了文档版本10GBASE-KR PHY IP内核及FEC选项和1G/10 Gbps以太网PHY IP内核的"Avalon-MM接口信号"表中mgmt_clk的频率。
其他协议 2014.10.08 移除了有关 Quartus® II软件合法检查限制的错误说明。
重配置接口和动态重配置 2014.10.08 进行了如下更改：
  • 少量的编辑修改。更正了端口和参数和Native PHY IP内核嵌入式调试部分中的印刷错误。
  • 更正了文档通道合并要求部分中"实例6-1：合并收发器通道的步骤"的一个错误。
Arria 10收发器PHY概述 2014.08.15 进行了如下更改：
  • 将GT通道的最大数据速率更改为25.8 Gbps。
  • 将GT收发器通道支持的最小速率从611 Mbps更改成1 Gbps。
  • 更改了图"含有6个收发器通道和1个PCIe硬核IP模块的Arria 10 GX器件"以添加有关PCIe硬核IP模块的校准。
  • 更新了"Arria 10 GT器件收发器布局"部分中所有图的图例。
  • 更改了"Arria 10 GX和GT器件的封装详情"部分中表1-3和表1-4的器件封装名称。
  • 更新了图"具有48、36和24个收发器通道和两个PCIe硬核IP模块的Arria 10 SX器件"。
  • 更新了图"具有6个收发器通道和1个PCIe硬核IP模块的Arria 10 SX器件"以添加有关PCIe硬核IP的校准。
  • 更新了"Arria 10 SX器件的封装详情"部分中表1-5的器件封装名称。
  • 移除了后续版本中有关可支持PCS-Direct的所有注释参考。
收发器设计IP模块 2014.08.15 未进行任何更改。
收发器设计流程 2014.08.15 进行了如下更改：
  • 添加了"使用 Pin Planner和 Assignment Editor进行引脚分配"模块到图"收发器设计流程"。
  • 更新了选择和合例化PHY IP、生成PHY IP、选择和例化PLL IP以及生成PLL IP部分以表示每次ACDS 14.0A10发布的新的IP实例化流程。
  • 对使用 Pin Planner和 Assignment Editor进行引脚分配添加了新部分。
Arria 10收发器协议和PHY IP支持 2014.08.15 进行了如下更改：
  • 对"Arria 10收发器协议和 PHY IP支持"表进行了更新
    • 从表格中移除了SFIS和10G SDI。
    • 在表格中更新了协议预置、收发器配置规则和PCS支持的协议。
使用Arria 10收发器Native PHY IP 2014.08.15 进行了如下更改：
  • 更新MegaWizard Plug-In Manager的参考到IP Catalog和Parameter Editor。
  • 在图"Transceiver Native PHY IP Top Level Interfaces and Functional Blocks"中添加了PCS Direct模块。
  • 更新了14.0A10版本IP GUI的图"收发器Native PHY IP GUI"。
  • 更新了普通和数据通路参数部分
    • 更新了表"普通和数据通路选项"中的参数说明。
    • 更新了表"收发器配置规则参数"中的参数说明。
  • 更新了PMA参数部分
    • 更新了表"TX PMA绑定选项"、"TX PLL选项"、"RX PMA参数"中的参数说明。
    • 对CTLE adaptation mode添加了说明，并对DFE adaptation mode更新了说明。
  • Enhanced PCS参数部分
    • 添加了"Enhanced PCS参数"表。
    • 更新了表"Enhanced PCS TX FIFO参数"、"Enhanced PCS RX FIFO参数"、"Interlaken帧生成器参数"、"Interlaken帧同步器参数"、"10GBASE-R BER检查器参数"、"扰码器-解扰器参数"、"模块同步器参数"、"齿轮箱参数"的参数说明。
    • 添加了"KR-FEC参数"表的说明。
  • Standard PCS参数
    • 更新了表"TX和RX FIFO参数"、"速率匹配FIFO参数"、"Word Aligner和Bitslip参数"和"PCIe端口"的说明。
  • 动态重配置参数
    • 移除了Enable Embedded JTAG Avalon-MM Master参数，并添加Altera Debug Master Endpoint参数以及更新其说明。
    • 对"嵌入式调试参数"添加了一个表格。
  • 更新了IP内核文件位置部分中的图"生成文件的目录结构"。
  • 将DFE和CTLE的"one-time"更改为"triggered"适应模式。
Interlaken 2014.08.15 进行了如下更改：
  • 将"Interlaken的Native PHY IP的信号和端口"图中的参数名称从tx_bonding_clock更新成tx_bonding_clock[5:0]。
  • 更新了"Interlaken的Native PHY IP参数设置"部分中的表格：
    • 添加了新表格："10GBASE-R BER检查器参数"、"KR-FEC参数"。
    • 删除表："配置设置档参数"。
    • 添加了新的参数并更新现有参数到表："普通和数据通路参数"、"TX PMA参数"、"RX PMA参数"、"Enhanced PCS参数"、"动态重配置参数"。
    • 将现有参数更新到表："Interlaken帧生成器参数"、"Interlaken CRC-32生成器和检查器参数"。
以太网 2014.08.15 进行了如下更改：
  • XAUI PHY IP内核部分的首次发布。
  • 更改了FPGA架构和PCS之间的总线宽度，并添加注释3和4到"GbE和采用 IEEE 1588v2的GbE的1250 Mbps收发器通道数据通路和时钟"图。
  • 对"GbE的解码"图说明中的rx_parallel_data、rx_patterndetect和rx_runningdisp提供了完整的十六进制值。
  • 更改了GbE的速率匹配FIFO部分中的注释来声明200 ppm有效的情况。
  • 添加了pll_cal_busy电路，更新了信号，并添加注释到"GbE/采用IEEE 1588v2 PHY的GbE设计的连接指南"图。
  • 从"普通选项和数据通路选项"表中移除了的器件和速率等级参数。
  • 在"RX PMA 参数"表中更改了 PPM 检测器阈值参数并删除了判定反馈均衡参数。
  • 更改了"10GBASE-R PHY作为IEEE802.3-2008开放式系统互连(OSI)的一部分"图中的10GBASE-R PHY分组。
  • 在 10GBASE-R、采用IEEE 1588v2的10GBASE-R和具有FEC的10GBASE-R种类部分中添加了10GBASE-R与Altera 10-Gbps Ethernet MAC Megacore功能兼容。
  • 添加了"采用 IEEE 1588v2的10GBASE-R的收发器通道数据路径和时钟"图。
  • 更改如何在Arria 10收发器中实现10GBASE-R、采用IEEE 1588v2的10GBASE-R和具有FEC的10GBASE-R部分中的步骤1和步骤4以便与GUI相匹配。
  • 在10GBASE-KR PHY IP内核部分中将目标BER指定为10-12。
  • 移除了"1G/10GbE PHY MegaCore Function的顶层模块"图。
  • 从"10GBASE-KR PHY的性能和资源使用情况"表中移除了10GBASE-KR PHY with 1588种类。这是不受支持的。
  • 替换了"10GBASE-KR PHY IP结构图"。
  • 添加了自动协商，IEEE 802.3条款73部分。
  • 对链路训练(LT)，IEEE 802.3条款72部分进行了大幅改写。
  • 移除了"链路伙伴的TX均衡"图。
  • 移除了"菊花链模式下的TX均衡"图。不支持菊花链(Daisy chain)。
  • 移除了自动协商部分。
  • 替换了"重配置模块详细信息"图。
  • 从"普通选项参数"表中移除了Initial Datapath、Enable internal PCS reconfiguration logic和Enable IEEE 1588 Precision time Protocol参数。
  • 添加了Reference clock frequency、Enable additional control and status pins、Include FEC sublayer、Set FEC_ability bit on power up and reset和Set FEC_Enable bit on power up and reset参数到"普通选项参数"表。
  • 移除了10GBASE-R参数部分。
  • 移除了10M/100M/1Gb Ethernet参数部分。
  • 移除了速度检测参数部分。
  • 对"自动协商和链路训练设置"表进行了实质性更改，添加了AN_PAUSE Pause Ability、CAPABLE_FEC ENABLE_FEC (request)、AN_TECH Technology Ability、AN_SELECTOR Selector Field和Width of the Training Wait Counter参数。
  • 更新了"可选参数"表中所有的参数名称、值和说明。
  • 更新了"10GBASE-KR 顶层信号"图中的信号。
  • 在"时钟和复位信号"表中移除了rx_serial_clk_1g和tx_serial_clk_1g信号，并从所有说明中移除了提到"1G"的所有内容。
  • 从数据接口部分中移除了对于GMII和MII接口的引用。
  • 从"XGMII信号"表中移除了GMII和MII信号。
  • 更新了"控制和状态信号"表中的信号列表。
  • 移除了菊花链接口信号部分。
  • 移除了嵌入式处理器接口信号部分。
  • 更新了"动态重配置接口信号"表中的信号列表。
  • 在"10GBASE-KR寄存器定义"表中添加了新寄存器并更新了现有寄存器的说明。
  • 更新了"PCS寄存器"表中的0x482地址。
  • 更新并移除"PMA寄存器"表中的一些地址。
  • 添加了速度切换汇总部分。
  • 移除了10GBASE-KR、背板、FEC、GMII PCS寄存器部分。
  • 移除了1588延迟要求部分。
  • 移除了 通道布局指南部分。
  • 从设计实例部分中移除了简介段落。
  • 从"1G/10GbE PHY MegaCore Function的顶层模块"图中移除了1588 FIFO模块。
  • 更新了"1G/10GbE PHY的性能和资源使用情况"表中ALM、ALUT、寄存器和M20K的所有值。
  • 更新了"重配置模块详细信息"图中的模块。
  • 在"标准和10G PCS与TX PLL的时钟"图中更改了模块连接和时钟连接。
  • 更改了"时钟和复位信号"表中的信号名称和说明。
  • 在"10GBASE-R参数"表中更改了10GbE参考时钟频率的参数名称并添加了1G参考时钟频率参数。
  • 从 "FEC选项"表中移除了Set FEC_ability bit on power up and reset和Set FEC_enable bit on power up and reset。
  • 更新了"1G/10GbE PHY顶层信号"图中可用信号的列表。
  • 在"10GBASE-KR寄存器定义"表中添加了新寄存器并更新了现有寄存器的说明。
  • 在"10GBASE-KR、背板、FEC GMIIs PCS寄存器"表中添加了0x4A8和0x4A9地址并更新了地址0x4A2和0x4A3的名称。
  • 添加了速度切换汇总部分。
PCI Express 2014.08.15 进行了如下更改：
  • 添加了一个新的Gen 3数据速率的PIPE链路均衡主题。
  • 将如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL部分中的"MegaWizard Plugin Manager"更改为"Parameter Editor"/"IP Catalog"。
  • 将如何Arria 10收发器的实现PCI Express部分中的"MegaWizard Plugin Manager"更改为"Parameter Editor"/"IP Catalog"。
  • 将受支持的Pipe功能能部分中的"MegaWizard Plugin Manager"更改为"Parameter Editor"/"IP Catalog"。
CPRI 2014.08.15 为"TX PLL支持的数据速率"表中的每一行添加了新值。
其他协议 2014.08.15 进行了如下更改：
  • 将提到MegaWizard的内容更改为提到IP Catalog或Parameters Editor的内容。
  • 使用Enhanced PCS的Basic和Basic with KR FEC配置。
    • 更新了"基本(Enhanced PCS)配置的收发器通道数据通路和时钟"图并添加了注释3。
    • 更新了"普通和数据通路参数"、"TX PMA参数"、"RX PMA参数"和"Enhanced PCS参数"表。
    • 添加了"均衡"表。
    • 添加了"如何在Basic Enhanced PCS 中低延时"部分。
  • 使用Standard PCS的Basic/Custom协议和带有速率匹配配置的Basic/Custom协议。
    • 更新了"当PCS-PMA接口为8位时的手动模式"、"当PCS-PMA接口为10位时的手动模式"和"当PCS-PMA接口为16位时的手动模式"图中的值。
    • 添加了"8B/10B编码器和解码器"和"8B/10B TX差异控制"部分。
    • 更新了"Basic/Custom设计的连接指南"图。
    • 更新了"普通和数据通路选项参数"、"TX PMA 参数"、"RX PMA参数"和"Standard PCS参数"表。
  • 使用Arria 10 GT通道时超过17.4 Gbps的数据速率的设计考量。
    • 将GT通道的最大数据速率更新为25.4 Gbps。
    • 添加了有关PCS Direct模式的信息。
    • 更新了"GT Clock Lines使能的ATX PLL IP"图。
  • 更新了如何在Arria 10收发器中实现Basic，Basic with Rate Match收发器配置规则部分。
模拟收发器Native PHY IP内核 2014.08.15 进行了如下更改：
  • 更新了"如何使用NativeLink指定一个ModelSim仿真"部分。
  • 更新了"NativeLink生成的脚本，用于第三方RTL仿真"表。
PLL和时钟网络 2014.08.15 进行了如下更改：
  • 将GT通道的最大数据速率更改为25.8 Gbps。
  • 更改了图"Arria 10 PLL和时钟网络"以表示通道0、1、3和5仅有CDR PLL。
  • 更新了图"x1时钟线"以表示通道1和通道 4的通道PLL可以用作CMU PLL或CDR。
  • 更新了ATX PLL、fPLL和CMU PLL部分，在其中添加了有关在器件上电时输入参考时钟频率稳定性的说明。
  • 更新了实例化ATX PLL、FPLL和CMU PLL主题，在其中添加了新的IP实例化流程。
  • 将ATX PLL和fPLL体系结构的结构图更新为将全局时钟或核心时钟显示为输入参考时钟。
  • 对ATX PLL IP部分进行了更新，在其中添加了14.0 A10版本中进行的更改。
    • 添加了小数模式支持。
    • 在ATX PLL动态重配置表中添加了一些嵌入式调试参数。
  • 更新了 fPLL IP部分，其中14.0 A10版本更改了：
    • 移除"fPLL - 时钟切换参数和设置"表。
    • 更新了表格"fPLL参数和设置"。
    • 在表"fPLL - 动态重配置参数和设置"中添加了嵌入式调试参数。
    • 移除了Number of auxiliary MCGB clock input ports from fPLL IP参数。
  • 添加子全局时钟或内核时钟作为输入参考时钟源。
  • 对作为输入参考时钟的全局时钟或内核时钟添加了一个新部分。
  • 更新了图"输入参考时钟源"。
  • 更新了专用参考时钟引脚部分"专用参考时钟引脚"。
    • 添加了内容来表明专用的refclk引脚可以驱动参考时钟网络。
    • 从图表中移除了一个有错误的连接。
  • 更新了xN时钟线部分中的最大通道范围限制并为添加了一种有关QPI协议的例外情况。
  • 在FPGA内核逻辑 - 收发器接口时钟中添加了一个新图。
  • 添加了有关通道绑定的新部分，该部分详述了PMA绑定和PCS绑定。
  • 移除了xN时钟网络数据速率限制表。
  • 更新了这一部分以指出Arria 10收发器支持fPLL到fPLL、fPLL到ATX PLL和fPLL到CMU PLL的级联。
  • 更新了使用PLL和时钟网络部分。
    • 将MegaWizard参考更改为IP Catalog和Parameter Editor。
    • 根据14.0A10版本中进行的更改对PLL IP和Native PHY IP的有效配置进行了更新。
  • 移除了表"xN时钟网络数据速率限制"。
  • 更新了这一章节以指出Arria 10收发器支持fPLL到fPLL、fPLL到ATX PLL和fPLL到CMU PLL的级联。
复位收发器通道 2014.08.15 进行了如下更改：
  • 更新了"上电之后的发送器复位顺序"和"上电之后的收发器复位顺序"图。
  • 更新了"器件操作过程中复位接收器"流程及其相关图表。
  • 更新了"CDR处在手动锁定模式时，收发器的复位流程时序图"。
Arria 10收发器PHY体系结构 2014.08.15 进行了如下更改：
  • Arria 10 PMA体系结构
    • 添加了2nd post-tap and pre-tap Pre-Emphasis signals。
    • 更新了DFE和CTLE操作模式和Use Models。
    • 添加了有关如何启用CTLE和如何启用DFE的新部分。
    • 在接收器缓冲器CTLE部分中将GT通道的最大数据速率更改为25.8 Gbps。
    • 通过添加和修改自适应参数调整引擎将接收器缓冲器图更新为包括在CDR和DFE。
    • 将VGA部分更新为包括不同增益设置的VGA频率响应。
  • Arria 10 Enhanced PCS体系结构
    • 将MegaWizard的参考更改为Parameters Editor。
  • Arria 10 Standard PCS体系结构
    • 移除了8B/10B解码器不支持的功能。
    • 将TX FIFO的说明更改为包括TX FIFO的深度。
    • 将极性反转功能的说明更新为包括如何启用极性反转。
    • 更新了伪随机二进制序列(PRBS)检查器说明中有关支持的PCS-PMA接口宽度的内容。
    • 更改了表5-8各种字对齐器模式的字对齐器模式长度中，当PCS-PMA接口宽度为8时，Bitslip模式支持的字对齐器模式长度值。
    • 将RX FIFO的说明更改为包括RX FIFO的深度。
    • 更改了在Bitslip模式下，当PCS-PMA接口宽度为8时，RX字对齐器模式的长度。
  • Arria 10 PCI Express Gen3 PCS体系结构
    • 更正了TX FIFO (与Standard和Enhanced PCS共享)中低延时模式的延迟周期。
重配置接口和动态重配置 2014.08.15 进行了如下更改：
  • 将MegaWizard参考更新为IP Catalog或Parameter Editor。
  • 更新了表"Avalon接口参数"
    • 为Altera调试主端点添加了说明。
    • 添加了嵌入式调试参数。
  • 更正了"PMA模拟功能偏移""表中的拼写错误并更新了其中的值。
  • 在更改模拟参数部分中添加了一个新的"有效的最大预加重设置"表。
  • 更新了"PRBS检查器偏移"表中0xB重配置地址bit[7:5]的说明。
  • 更新了不支持的功能部分并移除了一些不受支持的功能。
  • 将收发器PLL地址映射的名称更改为Arria 10收发器寄存器映射。为了更好地解释寄存器映射的作用域更新了说明。
  • 添加了一个新部分来介绍嵌入式调试功能。
模拟参数设置 2014.08.15 首次发布。
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2013 年 12 月 2013.12.02 首次发布。
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