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2.7.1. PIPE的收发器通道数据通路
2.7.2. 所支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP参数内核设置
2.7.7. PIPE的ATX PLL IP参数内核设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中低延时
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
6.1. 重新配置通道和 PLL 模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多种重配置设置档
6.5. 嵌入重配置流光器
6.6. 仲裁
6.7. 动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP内核指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改 PMA 模拟参数
6.13. 端口和参数
6.14. 在多个IP模块之中动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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6.10. Native PHY IP或PLL IP内核指导的重配置流程
需要更改多个参数或收发器通道或PLL的多个地址中的参数时,使用Native PHY IP内核或者IP内核指导重配置流程来执行动态重配置。 可以使用这一流程来更改数据速率、时钟分频器的值或从一个PCS数据通路切换到另一个。必须对基本与修改后的收发器Native PHY IP内核或PLL IP内核配置生成所需的配置文件。
该配置文件包含地址和相应配置的位值。比较基本和修改后的配置文件之间的差异。这两个文件之间的差异表示从一种配置切换到另一种配置时必须要更改的地址和位值。对不同于基本配置的位值执行一个read-modify-writes操作以获得修改后的配置。
要通过IP指导重配置流程执行动态重配置:
- 在执行动态重配置的步骤中执行步骤1到7的必要步骤。
- 对不同于基本配置的所有地址和位值执行一个read-modify-write操作。
- 在执行动态重配置的步骤中执行步骤9到12的必要步骤。
注: 如果重配置包括数据速率或者协议模式的更改,则可能需要重配置通道的PMA模拟参数。有关详细信息,请参考更改PMA模拟参数部分。
对于必须被更改才能获得新配置的位值可能跨越多个地址,例如:在Standard、Enhanced和PCS Direct数据通路之间进行的切换。很难对基本和修改的配置的这些值进行手动对比,然后构建逻辑来串流修改的配置中的不同值。可以使用Native PHY/ATX PLL IP内核的多种设置档功能将参数设置(MIF配置文件)存储到存储器。随着配置内容的保存,可以从存储器中读取并写入内容到目标通道进行重配置。或者,也可以使用Native PHY/ATX PLL IP内核的嵌入式重配置流光器功能,包括使用逻辑来存储独立的设置档信息以及执行串流。通过嵌入式重配置流光器,可以减少read-modify-write操作的数量以获得修改后的配置。
要通过嵌入式重配置流光器件执行动态重配置:
- 在执行动态重配置的步骤中执行步骤1到7的必要步骤。
- 通过所选的设置档、广播位(仅Native PHY适用)以及相应的配置加载位集,对地址x340执行一个read-modify-write操作。例如:要串流profile 1到通道,对3'b001的位x340[2:0]、1'b0的位x340[6]执行一个read-modify-write操作以禁用广播,以及对1'b1的位x340[7]执行一个read-modify-write操作来开始串流。
- 每隔一定的时间对地址x341 (x341[0])上流光器的busy位进行轮询。当busy位为1'b0时,重配置完成。
- 在执行动态重配置的步骤中执行步骤9到12的必要步骤。
注: 如果重配置包括数据速率或者协议模式的更改,则可能需要重配置通道的PMA模拟参数。有关详细信息,请参考更改PMA模拟参数部分。
图 268. 嵌入式流光器重配置的时序图