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2.7.1. PIPE的收发器通道数据通路
2.7.2. 所支持的PIPE特性
2.7.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.7.4. 如何在Arria 10收发器中实现PCI Express* (PIPE)
2.7.5. PIPE的Native PHY IP参数设置
2.7.6. PIPE的fPLL IP参数内核设置
2.7.7. PIPE的ATX PLL IP参数内核设置
2.7.8. PIPE的Native PHY IP端口
2.7.9. PIPE的fPLL端口
2.7.10. PIPE的ATX PLL端口
2.7.11. 到TX去加重的预置映射
2.7.12. 如何对PIPE配置布局通道
2.7.13. Gen3数据速率的PHY IP Core for PCIe* (PIPE)链路均衡
2.7.14. 使用收发器套件(TTK)/系统控制台/重配置接口进行手动调节 Arria® 10 PCIe设计(Hard IP(HIP)和PIPE) (仅用于调试)
2.9.1.1. 如何在Arria 10收发器中实现Basic (Enhanced PCS)和Basic with KR FEC收发器配置规则
2.9.1.2. Basic (Enhanced PCS)和Basic with KR FEC的Native PHY IP参数设置
2.9.1.3. 如何在Basic Enhanced PCS中低延时
2.9.1.4. Enhanced PCS FIFO操作
2.9.1.5. TX Data Bitslip(TX数据比特滑移)
2.9.1.6. TX数据极性反转
2.9.1.7. RX Data Bitslip(RX数据比特滑移)
2.9.1.8. RX数据极性反转
2.9.2.1. 字对齐器手动模式
2.9.2.2. 字对齐器同步状态机模式
2.9.2.3. RX比特滑移
2.9.2.4. RX极性反转
2.9.2.5. RX比特反转
2.9.2.6. RX字节反转
2.9.2.7. 基本(单宽度)模式下的速率匹配FIFO
2.9.2.8. 速率匹配FIFO基本(双宽度)模式
2.9.2.9. 8B/10B编码器和解码器
2.9.2.10. 8B/10B TX差异控制
2.9.2.11. 如何在基本模式下使能低延时
2.9.2.12. TX比特滑移
2.9.2.13. TX极性倒转
2.9.2.14. TX比特反转
2.9.2.15. TX字节反转
2.9.2.16. 如何在 Arria® 10 收发器中实现Basic,Basic with Rate Match收发器配置规则
2.9.2.17. Basic,Basic with Rate Match配置的Native PHY IP参数设置
6.1. 重新配置通道和 PLL 模块
6.2. 与重配置接口进行交互
6.3. 配置文件
6.4. 多种重配置设置档
6.5. 嵌入重配置流光器
6.6. 仲裁
6.7. 动态重配置的建议
6.8. 执行动态重配置的步骤
6.9. 直接重配置流程
6.10. Native PHY IP或PLL IP内核指导的重配置流程
6.11. 特殊情况的重配置流程
6.12. 更改 PMA 模拟参数
6.13. 端口和参数
6.14. 在多个IP模块之中动态重配置接口合并
6.15. 嵌入式调试功能
6.16. 使用数据码型生成器和检查器
6.17. 时序收敛建议
6.18. 不支持的功能
6.19. Arria® 10 收发器寄存器映射
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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4.4.2. 收发器PHY复位控制器参数
Quartus Prime软件提供了一个GUI来定义和例化收发器PHY复位控制器以复位收发器PHY和外部PLL。
名称 | 范围 | 说明 |
---|---|---|
Number of transceiver channels | 1-1000 | 指定连接到收发器PHY复位控制器IP内核的通道数。范围的上限由FPGA体系结构决定。 |
Number of TX PLLs | 1-1000 | 指定连接到收发器PHY复位控制器IP内核的TX PLL数。 |
Input clock frequency | 1-500 MHz | 收发器PHY复位控制器IP内核的输入时钟。输入时钟频率MHz。输入时钟频率的上限是时序收敛时实现的频率。 |
Synchronize reset input | On /Off | 当On时,收发器PHY复位控制器将复位驱动到内部复位逻辑之前,它将复位同步到收发器PHY复位控制器输入时钟。当Off时,复位输入不被同步。 |
Use fast reset for simulation | On /Off | 选择On时,收发器PHY复位控制器使用减少的复位计数器进行仿真。 |
Separate interface per channel/PLL | On /Off | 选择On时,收发器PHY复位控制器为每个通道和PLL提供了一个单独的复位接口。 |
TX PLL | ||
Enable TX PLL reset control | On /Off | 当On时,收发器PHY复位控制器IP内核使能TX PLL的复位控制。当Off时,TX PLL复位控制被禁用。 |
pll_powerdown duration | 1-999999999 | 以ns为单位指定PLL断电周期的持续时间。该值被四舍五入到最接近的时钟周期。默认值是1000ns。 |
Synchronize reset input for PLL powerdown | On /Off | 选择On时,收发器PHY复位控制器将PLL断电复位与收发器PHY复位控制器输入时钟同步。选择Off时,PLL断电复位不被同步。 |
TX通道 | ||
Enable TX channel reset control | On /Off | 选择On时,收发器PHY复位控制器使能TX复位的控制逻辑和相关状态信号。选择Off时,禁用TX复位控制和状态信号。 |
Use separate TX reset per channel | On /Off | 选择On时,每个TX通道均有一个单独的复位。选择Off时,收发器PHY复位控制器对所有通道使用一个共享TX复位控制器。 |
TX digital reset mode | Auto, Manual, Expose Port | pll_locked信号被置低时,指定收发器PHY复位控制器行为。可用模式如下:
|
tx_analogreset duration | 1-999999999 | 以ns为单位指定复位输入和所有其它选通条件被移除后,继续置位rx_analogreset的时间。该值被四舍五入到最接近的时钟周期。
注: Model 1要求这个设为70 µs。选择Arria 10 Default Settings预设。
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tx_digitalreset duration | 1-999999999 | 以ns为单位指定复位输入以及所有其他选通条件都被删除后继续置位 tx_digitalreset的时间。该值取整为最接近的时钟周期。
注: Model 1要求该值被设置为70 µs。选择 Arria® 10 Default Settings预设。Model 2的默认值为20 ns。
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pll_locked input hysteresis | 0-999999999 | 以ns为单位指定滞后的量并添加到pll_locked状态输入用于过滤pll_locked信号中杂散,不稳定的置位。值0不会增加滞后。较高值会过滤pll_locked信号上的毛刺。Intel建议滞后的时间量长于tpll_lock_max_time。 |
RX通道 | ||
Enable RX channel reset control | On /Off | 选择On时,每个RX通道均有一个独立的复位输入。选择Off时,每个RX通道对所有通道使用一个共享的RX复位输入。这意味着,如果其中一个RX通道没有被锁定,那么所有其它的RX通道将会保持在复位状态,直到所有RX通道被锁定。数字复位保持置位,直到所有RX通道已获得锁定。 |
Use separate RX reset per channel | On /Off | 选择On时,每个RX通道均有一个独立的复位输入。选择Off时,所有通道共享一个RX复位控制器。 |
RX digital reset mode | Auto, Manual, Expose Port | 当PLL锁定信号置低时,指定收发器PHY复位控制器的行为。可用模式如下:
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rx_analogreset duration | 1-999999999 | 以ns为单位指定复位输入以及所有其他选通条件都被删除后继续置位rx_analogreset的时间。该值取整为最靠近的时钟周期。默认值为40 ns。
注: Model 1要求该值被设置为70 µs。选择 Arria® 10 Default Settings预设。
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rx_digitalreset duration | 1-999999999 | 以ns为单位指定复位输入和所有其它选通条件被移除后继续置位rx_digitalreset的时间。该值被四舍五入到最接近的时钟周期。默认值是4000 ns。 |