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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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5.1.13. 电源排序期间GPIO管脚的准则
Intel® Agilex™ 器件不支持热插拔,并且需要特定的上电顺序。设计电源解决方案以正确控制整个电源序列。请参考 Intel® Agilex™ 电源管理用户指南来了解关于 Intel® Agilex™ 器件的电源顺序要求的更多信息。
遵循以下准则,以防止在GPIO管脚上消耗不必要的电流:
- 在器件上电器件,GPIO管脚能够承受三态,驱动到地或者驱动到VCCIO_PIO条件。
- 在器件断电期间和无电源条件下,GPIO管脚能够承受每个管脚的最大10 mA和每个GPIO bank总共100 mA。电压电平不得超过1.2 V。