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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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4.5. LVDS SERDES IP初始化和复位
在器件初始化期间,当PLL锁定到时钟参考时,参考时钟必须稳定以避免PLL输出时钟相移被损坏。如果PLL输出时钟相移不正确,那么高速LVDS和低速并行域之间的数据传输会失败,并且导致数据的损坏。
初始化DPA或non-DPA模式下的IP后,可以使用位滑控制信号执行字边界对齐。
注: Intel要求将Reset Release Intel® FPGA IP包含您的设计中,以使应用逻辑保持在复位状态,直到整个FPGA架构处于用户模式。关于Reset Release Intel® FPGA IP的详细信息,请参考Intel Agilex Configuration User Guide: Including the Reset Release Intel FPGA IP in Your Design。