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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
5.1.1. VREF源和VREF管脚
5.1.2. 基于VCCIO_PIO电压的I/O标准实现
1.2 V VCCIO_PIO
1.5 V VCCIO_PIO
5.1.3. OCT校准模块要求
5.1.4. 布局要求
5.1.5. 同步切换噪声(SSN)
5.1.6. 特殊管脚要求
5.1.7. 外部存储器接口管脚布局要求
5.1.8. HPS共享I/O要求
5.1.9. 时钟要求
5.1.10. SDM共享I/O要求
5.1.11. 配置管脚
5.1.12. 未使用的管脚
5.1.13. 电源排序期间GPIO管脚的准则
5.1.14. 最大DC电流限制
5.1.15. 1.2 V I/O接口电压电平兼容性
5.1.16. I/O仿真
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5.1.2. 基于VCCIO_PIO电压的I/O标准实现
以下准则适用于基于VCCIO_PIO电压的I/O标准。
1.2 V VCCIO_PIO
使用1.2 V VCCIO_PIO时,可以实现单端非电压参考和电压参考I/O标准。此缓冲器还支持差分参考电压的I/O和此电压的真正差分输入标准。您可以在I/Obank中实现电压参考I/O和非电压参考I/O以及真差分输入标准的混合。
1.5 V VCCIO_PIO
使用1.5 V VCCIO_PIO电压时,仅能实现真差分I/O标准。缓冲器可与 Intel® Agilex™ 器件的电气规范(在 Intel® Agilex™ Device Data Sheet中指定)兼容的上游器件或者下游器件进行接口连接。分析电气规范要求以实现真差分接收器。当信号摆幅和偏移电压要求限制在 Intel® Agilex™ True Differential Signaling标准规范内时实现DC耦合。否则,实现AC耦合和外部偏置电路。
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