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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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4.1.1. 高速SERDES体系结构
Intel® Agilex™ 器件中每个GPIO bank包含两个I/O sub-bank。每个I/O sub-bank包含以下组件:
- 12对专用SERDES发送器通道。
- 支持DPA和non-DPA模式的12对专用SERDES接收器通道。顶部sub-bank的四对专用SERDES接收器通道和底部sub-bank的八对专用SERDES接收器通道支持Soft-CDR模式。请参考 Intel® Agilex™ 器件pin-out文件来了解Soft-CDR管脚的确切位置。
SERDES发送器和接收器通道彼此相邻。请参考 Intel® Agilex™ 器件pin-out文件来了解SERDES管脚的确切位置。
图 46. Intel® Agilex™ I/O子系统(底视图)
图 47. SERDES电路下图显示了包括发送器和接收器数据路径的接口信号的SERDES电路的发送器和接收器的结构图。此图显示了共享一个I/O PLL的一个发送器和一个接收器,该发送器和接收器所在同一sub-bank中,使用形同的I/O PLL资源。在单数据速率(SDR)和双数据速率(DDR)模式中,数据位宽分别为1比特和2比特。
路径 | 模式 | 模块 | 时钟域 |
---|---|---|---|
TX Data Path | TX | Serializer | SERDES clock domain |
RX Data Path | DPA-FIFO | DPA | DPA clock domain |
Synchronizer | DPA-SERDES clock domain crossing | ||
Bitslip | SERDES clock domain | ||
Deserializer | SERDES clock domain | ||
Soft-CDR | DPA | DPA clock domain | |
Bitslip | DPA clock domain | ||
Deserializer | DPA clock domain | ||
Non-DPA | DPA | Not used | |
Synchronizer | Not used | ||
Bitslip | SERDES clock domain | ||
Deserializer | SERDES clock domain |