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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
Intel® Quartus® Prime软件提供LVDS SERDES Intel FPGA IP,用于实现高速LVDS I/O设计。IP提供用于实现LVDS I/O设计的以下功能:
- 可参数化的数据通道宽度
- 可参数化的SERDES因子
- 寄存的输入和输出端口
- PLL控制信号
- Non-DPA模式
- DPA模式
- 软核时钟数据恢复(CDR)模式
- 时钟相位对齐(CPA)模块
使用IP可以实现以下使用模式:
- Transmitter—选择TX参数来生成IP,作为发送器模式。
- Non-DPA receiver—选择RX Non-DPA参数来生成IP,作为non-DPA接收器模式。
- DPA receiver—选择RX DPA-FIFO参数来生成IP,作为DPA接收器模式。
- Soft CDR receiver—选择RX Soft-CDR参数来生成IP,作为soft-CDR接收器模式。
每个I/O sub-bank能够支持一个包含最大12个发送器和接收器通道的IP实例。对于包含12个以上通道的设计,您必须生成一个新的IP,并将其放置在一个新的I/O sub-bank中。下表基于一个I/O sub-bank的使用模式和PLL配置列出了所支持数量的IP实例。
通道的数量 | 使用模式 | PLL配置 | IP实例的数量 |
---|---|---|---|
1–12 | Transmitters and receivers | External PLL | 2 |
Transmitters | External PLL | 1 | |
Internal PLL | 1 | ||
Receivers | External PLL | 1 | |
Internal PLL | 1 |