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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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3.2. 真差分信号I/O匹配(True Differential Signaling I/O Termination)
所有GPIO bank都有专用电路通过使用True Differential Signaling差分缓冲器(不使用电阻网路)来支持差分I/O标准。True Differential Signaling缓冲器与LVDS、RSDS、Mini-LVDS和LVPECL标准兼容,并支持100 Ω差分片上匹配(RD OCT)。
图 42. 真差分信号I/O标准匹配(True Differential Signaling I/O Standard Termination)
使用具有这些I/O标准的OCT可节省电路板空间及成本。OCT可减少外部匹配电阻使用的数量。关于专用差分发送器和接收器管脚的详细信息,请参考 Intel® Agilex™ 器件pin-out文件。