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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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2.2.1. 可编程的输出摆率控制
每个I/O管脚都包含一个摆率控制(slew rate control),使您能够逐个管脚指定摆率。摆率控制会影响信号的上升沿和下降沿。
有三种摆率设置供您选择:Fast,Medium和Slow。较高的摆率可为高性能系统提供高速转换,而较低的摆率可降低系统噪声和串扰,但会在上升沿和下降沿增加标称延迟。默认情况下, Intel® Quartus® Prime软件将I/O管脚设置为Fast摆率。
Intel® Agilex™ 器件支持补偿和未补偿的摆率功能。补偿的摆率控制基于开关信号的触发率来调整信号的上升和下降时间。单端和差分电压参考I/O标准支持中速(Medium)和慢速(Slow)设置的补偿摆率。
只有在设计中使用EMIF或者PHY Lite IP时,补偿的摆率功能才会自动使能。对于其他I/O实现,使用未补偿的摆率功能。
注: Intel建议通过执行IBIS或者SPICE仿真来确定用于特定应用的最佳摆率设置。