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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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4.5.2. 在DPA模式下初始化LVDS SERDES IP
DPA电路采集输入数据,并从PLL中确定最佳的相位抽头,在channel-by-channel基础上采集接收器上的数据。如果PLL没有锁定到稳定的时钟源,那么DPA电路可能会过早地锁定到不理想的相位抽头。
PLL锁定稳定之前,使用rx_dpa_reset信号保持DPA处于复位状态。当DPA确定了最佳的相位抽头时,置位rx_dpa_locked信号。LVDS SERDES IP在初始DPA锁定时置位rx_dpa_locked端口。如果使能Enable DPA loss of lock on one change选项,那么在改变一个相位后置低rx_dpa_locked端口。如果禁用该选项,那么在改变两个相位后在相同方向置低rx_dpa_locked信号。
Intel建议按照这些步骤来初始化和复位DPA模式下的LVDS SERDES IP:
- 进入用户模式期间,置位pll_areset和rx_dpa_reset信号。保持pll_areset信号置位至少10 ns。
您也可以随时在用户模式操作下执行这些步骤来复位接口。
- 至少10 ns后置低pll_areset信号,并监控pll_locked端口。
- 置位pll_locked端口且稳定后,置低rx_dpa_reset端口。
- 应用DPA调训码型并支持DPA电路的锁定。
如果没有适用的调训码型,那么任何跳变的数据都需要支持DPA锁定。有关DPA锁定时序规范的信息,请参考相应的信息。
- 置位rx_dpa_locked信号后,置位rx_fifo_reset信号至少1个并行时钟周期。
- 要开始接收数据,请置低rx_fifo_reset信号。
在正常操作期间,每次DPA移位相位抽头来跟踪参考时钟源和数据之间的变化,时钟域之间的数据传输时序裕量就会减少。
注: 要确保数据的准确性,Intel建立使用数据检查器。
初始化后,您可以进行字边界的对齐(位滑)。