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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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4.1.2. Intel® Agilex™ GPIO Bank、SERDES和DPA位置
I/O bank分别位于顶部和底部I/O行中。每个I/O bank包含两个I/O sub-bank,每个I/O sub-bank包含其各自的PLL,动态相位对齐(DPA)和SERDES电路模块。
图 48. 包含I/O PLL、DPA和SERDES的I/O Bank结构(底视图)该图显示了一个 Intel® Agilex™ AGF 012和AGF 014中I/O bank的实例。I/O bank的可用性和位置根据 Intel® Agilex™ 器件的不同而不同。