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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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4.4.1.1.2. 同步器(DPA FIFO)
同步器是一个1位宽和6位深的FIFO缓冲器,对DPA模块的dpa_fast_clock与I/O PLL产生的fast_clock之间的频率差异进行补偿。同步器只能对相位差异进行补偿,不能对数据与接收器的输入参考时钟之间的相位差异进行补偿。
可选端口rx_fifo_reset用于内部逻辑对同步器进行复位。当DPA第一次锁定到输入数据时,同步器会被自动复位。当数据检查器指明接收器数据被损坏时,需使用rx_fifo_reset复位同步器。
注: 同步器电路在non-DPA和soft-CDR模式中被旁路。