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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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4.2.2.2.5. LVDS SERDES IP时钟资源概要
Clock Resource Summary选项卡列出了需要在IOPLL Intel® FPGA IP中设置的所需频率,相移,所需时钟的占空比,连接说明以及补偿模式。
下表显示了Clock Resource Summary选项卡中列出的每种配置的说明。
配置 | 说明 |
---|---|
PLL VCO | 指定需要在IOPLL IP中设置Desired VCO Frequency参数的频率。 |
Fast clock | 指定需要对IOPLL IP中的lvds_clk[1:0]端口设置的频率,相移,占空比。 |
Load enable | 指定需要对IOPLL IP中的loaden[1:0]端口设置的频率,相移,占空比。 |
Core clock | 指定需要对IOPLL IP (用于内核时钟连接)中任何PLL输出时钟设置的频率,相位,占空比。 |
Compensation Mode | 指定对IOPLL IP中的Compensation Mode参数应该选择的选项。 |