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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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4.3.3. 串化器(Serializer)
串化器包含两组寄存器。
第一组寄存器使用LVDS快速时钟采集内核中的并行数据。load_enable时钟与LVDS快速时钟一起提供,在每个coreclock周期中使能这些采集寄存器一次。
数据被采集后,被加载到一个移位寄存器,这个移位寄存器在每个快速时钟周期以1位将LSB移向MSB。移位寄存器的MSB驱动LVDS输出缓冲器。因此,输出位流中较高的位顺序在较低的位顺序的前面。
图 53. LVDS SERDES x8串化器比特位置 下图显示了特定于串化因子为8的波形。
信号 | 说明 |
---|---|
tx_in[7:0] | 串化的数据 (支持串化因子:3–10) |
fast_clock | 发送器的时钟 |
load_enable | 使能信号进行串化 |
tx_out | LVDS输出数据流 |