仅对英特尔可见 — GUID: cky1572857056866
Ixiasoft
4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
仅对英特尔可见 — GUID: cky1572857056866
Ixiasoft
4.5.1. 在Non-DPA模式下初始化LVDS SERDES IP
PLL在用户模式下实现锁定后才可操作。在使用LVDS SERDES IP的SERDES模式传输数据之前,请确保PLL被锁定到参考时钟。
Intel建议按照以下步骤在non-DPA模式下初始化LVDS SERDES IP:
- 进入用户模式期间,置位pll_areset信号至少10 ns。
也可以随时在用户模式操作下执行这些步骤来复位接口。
- 至少10 ns后置低pll_areset信号,并监控pll_locked端口。
PLL锁定端口置位且变成稳定后,SERDES模块准备好操作。
初始化后,您可以进行字边界的对齐(位滑(bitslip))。