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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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2.3.2.3.2. 寄存器封装(Register Packing)
GPIO IP支持将寄存器封装到外设以节省空间和资源利用。
可以将输入和输出路径上的全速率DDIO配置成触发器(flip flop)。要实现这个操作,可添加下表所列的.qsf约束。
路径 | QSF Assignment |
---|---|
输入寄存器封装(Input register packing) | set_instance_assignment -name FAST_INPUT_REGISTER ON -to <path to register> |
输出寄存器封装(output register packing) | set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to <path to register> |
输出使能寄存器封装(Output enable register packing) | set_instance_assignment -name FAST_OUTPUT_ENABLE_REGISTER ON -to <path to register> |
注: 这些寄存器不能保证寄存器的封装。不过,这些约束使Fitter能够找到合法的布局。否则,Fitter会将触发器(flip flop)保持在内核中。