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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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4.9.3. 结合的LVDS SERDES IP发送器和接收器设计实例
结合的发送器和接收器设计实例使用LVDS SERDES IP参数设置,并添加互补的发送器或接收器接口。这两个接口都连接到相同的外部PLL。可以使用设计实例来了解如何连接发送器和接收器接口。
如果您的LVDS SERDES IP设置实现一个发送器,那么该设计实例会添加一个DPA-FIFO接收器。如果LVDS SERDES IP配置实现任何的接收器接口,那么该设计实例会添加一个发送器。
图 82. 结合的LVDS SERDES发送器和接收器
生成和使用设计实例
要从源文件中生成结合的发送器和接收器设计实例,请在设计实例目录下运行如下命令:
quartus_sh -t make_qii_design.tcl -system ed_synth_tx_rxTCL脚本创建包含ed_synth_tx_rx.qpf工程文件的qii_ed_synth_tx_rx目录。可以在 Intel® Quartus® Prime软件中打开和编译此工程。
有关make_qii_design.tcl参数的更多信息,请运行如下命令:
quartus_sh -t make_qii_design.tcl -help