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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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4.3.2. DDR和SDR操作的串化器旁路(Serializer Bypass for DDR and SDR Operations)
I/O单元(IOE)包含可在DDR或SDR模式中操作的两个数据输出寄存器。
可以旁路串化器,来支持DDR (x2)和SDR (x1)的操作,分别实现串化因子2和1。串化器旁路通过GPIO Intel® FPGA IP受到支持。
图 52. 串化器旁路下图显示了串化器旁路路径。
- 在SDR模式下:
- IOE数据宽度为1位。
- 寄存器输出路径要求一个时钟。
- 通过IOE直接传递数据。
- 在DDR模式下:
- IOE数据宽度为2位。
- GPIO IP要求一个时钟。
- tx_inclock对IOE寄存器提供时钟。