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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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4.3.5. 时钟差分发送器
I/O PLL生成加载使能(load_enable)信号以及fast_clock信号(时钟运行在串行数据速率),对加载和移位寄存器提供时钟。通过使用 Intel® Quartus® Prime软件,您可以将串化因子静态地设置成x3、x4、x5、x6、x7、x8、x9或者x10。加载使能信号源自串化因子的设置。
您可以配置任意的 Intel® Agilex™ 发送器数据通道来生成源同步发送器输出时钟。这种灵活性允许将时钟输出布局在数据输出附近,从而简化板级布线复杂度并降低时钟到数据偏移。
不同的应用经常会需要指定的时钟到数据(clock-to-data)对齐或者指定的数据速率到时钟速率(data-rate-to-clock-rate)因子。您可以在 Intel® Quartus® Prime参数编辑器中静态地指定这些设置:
- 发送器能够输出与数据具有相同速率的时钟信号,具有器件的每个速度等级支持的最大输出时钟频率。
- 输出时钟也能够被因子1、2、4、6、8或者10整除,这取决于串化因子。
- 与数据相关的时钟相位可被设置为0°或者180°(边沿或者中间对齐)。I/O PLL对45°递增的其它相移提供额外的支持。
图 55. 时钟输出模式中的发送器