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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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3.1.3. 单端I/O标准外部匹配
SSTL-12, HSTL-12, POD12 I/O标准需要一个输入VREF以及一个匹配电压(VTT)。接收器件的参考电压跟踪发送器件的匹配电压。
Intel建议将OCT和这些I/O标准一起使用来节省电路板空间和成本。OCT减少了外部匹配电阻使用的数量。
注: 您不能同时使用RS和RT OCT。欲了解详情,请参考相关信息。
I/O标准 | 外部匹配方案 |
---|---|
1.2 V LVCMOS | 不要求板载匹配 |
SSTL-12 | 单端SSTL I/O标准匹配 |
HSTL-12 | 单端HSTL I/O标准匹配 |
HSUL-12 | 不要求板载匹配 |
POD12 | 差分POD I/O标准匹配 |
Differential SSTL-12 | 差分SSTL I/O标准匹配 |
Differential HSTL-12 | 差分HSTL I/O标准匹配 |
Differential HSUL-12 | 不要求板载匹配 |
Differential POD12 | 差分POD I/O标准匹配 |
图 35. SSTL和HSTL I/O标准外部匹配
图 36. POD12 I/O标准外部匹配
相关信息