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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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2.2.2. 可编程IOE延时
通过启用可编程IOE延迟来确保零保持时间,最小化建立时间,或者增加clock-to-output时间。这有助于增加读写时序裕量,因为它最小化了总线上信号之间的不确定性。
每个管脚都能够有一个从pin-to-input寄存器的不同输入延迟,或者一个从输出register-to-output管脚值的延迟。这保证了一条总线内的所有信号都有进出器件的相同延迟。
要了解关于可编程IOE延迟规范的详细信息,请参阅器件数据表。
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