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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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2.3.2.3. GPIO Intel® FPGA IP体系结构
GPIO IP支持 Intel® Agilex™ 器件系列的GPIO组件和功能。可以使用 Intel® Quartus® Prime参数编辑器来配置GPIO IP。
GPIO IP的组件:
- 双倍数据速率输入/输出(DDIO) — 对一个通信通道的据速率减半或者加倍
- 延迟链 — 配置延迟链以执行特定的延迟,并协助I/O时序收敛
- I/O缓冲器 — 将焊盘(pad)连接到FPGA
注: 如要旁路DDIO特性,请将GPIO IP的Register mode设置成none。