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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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2.3.2.2.2. Intel® FPGA IP参数设置
可以在 Intel® Quartus® Prime软件中设置GPIO IP的参数设置。有三组选项:General,Buffer和Registers。
参数 | 条件 | 值 | 默认值 | 说明 |
---|---|---|---|---|
Data Direction | — |
|
Output | 指定GPIO的数据方向。 |
Data width | — | 1 to 128 |
4 | 指定数据宽度。 |
Use legacy top-level port names | — |
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Off | 使用与 Stratix® V、 Arria® V和 Cyclone® V器件中相同的端口名称。 例如:dout变成dataout_h和dataout_l,din变成datain_h和datain_l。
注: 与 Stratix® V、 Arria® V和 Cyclone® V器件相比,这些端口的行为是不同的。有关移植指南,请参考相关的信息。
|
参数 | 条件 | 值 | 默认值 | 说明 |
---|---|---|---|---|
Use differential buffer | — |
|
Off | 如果开启,那么使能差分I/O缓冲器。 |
Use pseudo differential buffer |
|
|
Off | 如果在输出模式中开启,那么使能伪差分输出缓冲器。 如果开启Use differential buffer,那么该选项将会自动开启,用于双向模式。 |
Use bus-hold circuitry |
|
|
Off | 如果开启,那么总线保持电路可以微弱地将信号保持在I/O管脚上,保持其最后驱动的状态(其输出缓冲状态将会是1或0,但不是高阻抗)。 |
Use open drain output |
|
|
Off | 如果开启,那么开漏输出使能器件以提供系统级的控制信号,例如:中断和写入使能信号,它们被系统中的多器件置位。 |
Enable output enable port | Data Direction = Output |
|
Off | 如果打开,使能用户输入到OE端口。该选项自动打开用于双向模式。 |
Enable seriestermination / paralleltermination ports | — |
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Off | 如果打开,那么使能输出缓冲器的terminationcontrol端口,使用户能够使用用户模式OCT校准。 |
参数 | 条件 | 值 | 默认值 | 说明 |
---|---|---|---|---|
Register mode | — |
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None | 指定GPIO IP的寄存器模式:
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Enable synchronous clear / preset port |
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None | 指定如何实现同步复位端口。
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Enable asynchronous clear / preset port |
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None | 指定如何实现异步复位端口。
ACLR和ASET信号是高电平有效(active high)。 |
Enable clock enable ports | Register mode = DDIO |
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Off |
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Half Rate logic | Register mode = DDIO |
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Off | 如果开启,那么使能半速率DDIO。请参考Input Path部分中的Input Path Waveform in DDIO Mode with Half-Rate Conversion图。 |
Separate input / output Clocks |
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Off | 如果打开,那么使能独立的时钟(CK_IN和CK_OUT)用于双向模式下的输入和输入路径。 |