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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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2.2.7. 可编程去加重
对于所有电压参考I/O标准均支持可编程去加重功能。此功能支持一个两抽头去加重实现,该实现包括一个主抽头和一个1-UI延迟的后抽头。
当使用此功能时,只要一个符号长于一个UI,I/O信号的高度就会衰减。此功能支持两种类型的去加重:
- 恒定阻抗—用于单端和差分SSTL-12,HSTL-12和HSUL-12 I/O标准。
- 低功耗(非恒定阻抗)—用于单端和差分SSTL-12,HSTL-12,HSUL-12和POD12 I/O标准。
每个去加重都有三个均衡设置-低,中和高。
恒定阻抗去加重具有一个双倍有效均衡水平的低功耗去加重。
图 5. SSTL和HSTL I/O标准的去加重关闭(De-emphasis Off)的信号衰减
图 6. SSTL和HSTL I/O标准的恒定阻抗去加重的信号衰减
图 7. SSTL和HSTL I/O标准的低功耗去加重的信号衰减
图 8. POD12 I/O标准的去加重关闭(De-emphasis Off)的信号衰减
图 9. POD12 I/O标准的低功耗去加重的信号衰减