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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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5.1. Intel® Agilex™ I/O设计指南
本章节提供了对GPIO管脚的不同功能的布局,连接要求和时钟要求的限制和指南。 关于每个管脚功能的详细信息,请参考 Intel® Agilex™ 管脚连接指南。