仅对英特尔可见 — GUID: kwm1551101488584
Ixiasoft
4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
5.1.1. VREF源和VREF管脚
5.1.2. 基于VCCIO_PIO电压的I/O标准实现
5.1.3. OCT校准模块要求
5.1.4. 布局要求
5.1.5. 同步切换噪声(SSN)
5.1.6. 特殊管脚要求
RZQ管脚
VREF 管脚
5.1.7. 外部存储器接口管脚布局要求
5.1.8. HPS共享I/O要求
5.1.9. 时钟要求
5.1.10. SDM共享I/O要求
5.1.11. 配置管脚
5.1.12. 未使用的管脚
5.1.13. 电源排序期间GPIO管脚的准则
5.1.14. 最大DC电流限制
5.1.15. 1.2 V I/O接口电压电平兼容性
5.1.16. I/O仿真
仅对英特尔可见 — GUID: kwm1551101488584
Ixiasoft
5.1.6. 特殊管脚要求
RZQ管脚
每个I/O bank中有两个RZQ管脚。当用于OCT校准时,将一个±1%公差的精密电阻连接到此管脚。RZQ管脚是一个复用管脚(dual-purpose pin),当没有使用OCT校准时可用作通用I/O。
VREF 管脚
所有电压参考的I/O标准都需要VREF 电压。 Intel® Agilex™ GPIO bank支持内部和外部VREF 类型。外部VREF 管脚是一个专用管脚,不能用作通用I/O管脚。当此管脚未被使用时要接地。每个I/O通道必须共享同一种VREF 类型(内部或者外部VREF ),当使用外部VREF时,它必须共享相同的VREF 电压。
相关信息