Intel® Agilex™通用I/O和LVDS SERDES用户指南

ID 683780
日期 12/16/2019
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4.8.3. External PLL模式的时序分析

如果使能PLL Settings选项卡中的Use external PLL参数,那么IP生成不会创建PLL输入和输出的时钟设置。必须确保PLL时钟设置是正确的。

一些SERDES约束是从PLL时钟中产生的。因此,必须在LVDS SERDES IP时钟设置之前生成external PLL时钟设置。在工程的.qsf中,确保IOPLL IP的.qip行出现在LVDS SERDES IP的.qip行之前。