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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
5.1.1. VREF源和VREF管脚
5.1.2. 基于VCCIO_PIO电压的I/O标准实现
5.1.3. OCT校准模块要求
5.1.4. 布局要求
5.1.5. 同步切换噪声(SSN)
5.1.6. 特殊管脚要求
5.1.7. 外部存储器接口管脚布局要求
5.1.8. HPS共享I/O要求
5.1.9. 时钟要求
5.1.10. SDM共享I/O要求
5.1.11. 配置管脚
5.1.12. 未使用的管脚
No Connect (NC)管脚
Do Not Use (DNU)管脚
5.1.13. 电源排序期间GPIO管脚的准则
5.1.14. 最大DC电流限制
5.1.15. 1.2 V I/O接口电压电平兼容性
5.1.16. I/O仿真
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5.1.12. 未使用的管脚
对于未使用的管脚连接和保留的状态设置,有专门的指导原则。 Intel® Agilex™ 器件支持几种保留的状态设置选项,以支持灵活的电路板设计。
No Connect (NC)管脚
对于纵向器件移植,器件封装是相同的,但包含不同的密度,您可以使NC管脚悬空,或者连接到Vccio ,或者接地。您可以参考器件pin-out文件来获得NC管脚列表。
Do Not Use (DNU)管脚
请勿将这些管脚连接到电源,接地或任何其它信号。DNU管脚必须悬空。