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4.1. Intel® Agilex™ 高速SERDES I/O概述
4.2. 使用LVDS SERDES Intel FPGA IP实现高速LVDS I/O
4.3. Intel® Agilex™ LVDS SERDES发送器
4.4. Intel® Agilex™ LVDS SERDES接收器
4.5. LVDS SERDES IP初始化和复位
4.6. External PLL模式的 Intel® Agilex™ LVDS接口
4.7. Intel® Agilex™ LVDS SERDES源同步时序预算
4.8. LVDS SERDES IP时序
4.9. LVDS SERDES IP设计实例
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2.2.4. 可编程总线保持(Programmable Bus-Hold)
Intel® Agilex™ 支持1.2 V LVCMOS输出上的可编程总线保持特性。每个I/O管脚都提供一个可选的总线保持功能,此功能仅在配置完成后才有效。当器件进入用户模式时,总线保持电路对配置最后出现在管脚上的值进行采集。
总线保持电路使用一个电阻将信号电平弱上拉到管脚的最后驱动状态。总线保持电路一直保持此管脚的状态直到出现下一个输入信号。由此,当总线处于tri-stated时,不需要外部上拉或者下拉电阻来保持信号电平。
对于每个I/O管脚,可以单独地指定总线保持电路将非驱动管脚拉离输入阈值电压 — 因为噪声能够导致意外的高频切换。为了防止过度驱动信号,总线保持电路驱动的I/O管脚的电压电平低于VCCIO_PIO电平。
如果使能总线保持功能,则不能使用可编程上拉选项。